无输入参考时钟情况下，pll是否有频率信号输出

frankaurora

请教各位大侠，如果不给pll输入参考时钟，那么会有频率输出吗？

从仿真结果上看没有，但是芯片测试却有频率输出，感觉整个环路会使得PFD不断地降低CP输出的电压，最终应该稳定在VCO不再振荡才对。

请指点。

zs1647

VCO肯定会振荡的，因为本身噪声就会放大，使得VCO振荡。所以有输出是正常的。
       我的想法，仅供参考！

frankaurora

回复 2# zs1647


    如果有频率输出，那么PFD就会比较两者的相位，感觉最终会使得VCO的控制电压或电流减小到不再振荡，这时已经没有增益，有噪声也没有用吧。

上面问题的提出，是因为部分芯片在无参考时钟输入的情况下，无输出，当提供参考时钟后也无输出，而无参考时钟输入的情况下有输出的芯片则可以锁定。
所以希望明确2个问题：
1、无参考时钟输入的情况下，有频率输出的原因(仿真没有仿出来)
2、无参考时钟输入的情况下，无输出，当提供参考时钟后也无输出的原因

谢谢。

JohnHilo

PFD会保持高电平或低电平，从而使得CP输出饱和，稳定在电源电压或gnd，因此VCO就会有输出。无参考时钟输入下，无输出，应该是VCO没有震荡，导致加了参考时钟后也没有输出。设计时最好加一个启动电路

frankaurora

回复 4# JohnHilo

    1、PFD为什么会保持高电平或低电平？不是应该输出参考时钟和反馈时钟的相位差吗，请再解释一下。
    2、VCO没有振荡，是因为vco控制电压到达电源电压后的vco增益不满足起振条件吗，说明设计临界使得部分芯片不起振？

JohnHilo

回复  JohnHilo

    1、PFD为什么会保持高电平或低电平？不是应该输出参考时钟和反馈时钟的相位差吗，请 ...
frankaurora 发表于 2016-9-19 17:10

                               
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PFD部分可以看下其实现原理，当只有一个输入时，自然是一路为高电平，另一路为低电平而振荡器不振荡原因很多，受PVT影响

1261015620

不管电荷泵输出电压为多大（0~VDD），VCO应该都能振荡，只是振荡的频率不同。也就是说，CP输出的电压只是起到调节VCO输出频率高低的作用，而不是决定其能否振荡。

至于“有参考频率也无输出”，那应该就是VCO没有起振了。

sekong179

不起振的VCO，看可否增加偏置电流么，也许就能够起振，或者更改环境温度试一试

jamesccp

环路本身会让控制电压趋于0，但主要还得看2点：
1，VCO 在 控制电压为 0 时 是否还在振？
2，输出级在VCO不振的情况下是否有频率出来？

tang66521

看一下无输入参考时的输出频率是多少不就知道到底是什么信号了吗