后端基本概念讨论专用贴

bruce0729

回复 428# 小力2014


    sign off就是签收，签收之后就可以去流片了，应该是这样的吧

sunsy84

小白一枚请教各位大神，后端面试每日一题中
37) Which configuration is more preferred during floorplaning ?
a. Double back with flipped rows
b. Double back with non flipped rows
c. With channel spacing between rows and no double back
d. With channel spacing between rows and double back
这个是什么意思

hexintong2009

回复 9# wenjg76


  通常的设置，在CTS SPEC文件中指定绕clock，就只会对clock做detial route。您所指的其他的绕线确定不是trial route？

hexintong2009

回复 75# jiangweihui

时序弧，组成timing path，比如report_timing_ack -from_pin A, -to_pin B -lib_cell buf_1 -cap  0.1 -slew 0.1这个命令就报出了从buf 的A端到B端的时序弧的timing 计算。

dyytx

min library 和maxlibrary里包含的cell是不是一样的，但是包含了不同工作环境下的不同的延时？
如果这两个liabrary包含的单元不一样，那综合的时候用的是max library分析setup，那后面分析hold时用min，那不是用不同的单元在分析时序？

dyytx

回复 116# sjtusonic
请问，一个sdf文件是不是只能包含worst或者best的时序信息，因为在后仿的时候，我拿到了后端提供的好几个sdf，slow_sowrst,slow_best,还有fast_best,
后端在生成这些sdf的时候，是用netlist，sdc，还有不同的lib，生成不同的sdf吗？

ustcanycall

感谢楼主，好东西

sjtusonic

回复  sjtusonic
请问，一个sdf文件是不是只能包含worst或者best的时序信息，因为在后仿的时候，我拿到了 ...
dyytx 发表于 2016-8-27 17:25

                               
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   是的

刺客无痕

一块芯片所有的同一种类型的mos管都是做在同一个well里面吗？

huyz0202

回复 437# dyytx

min lib 和max lib包含的cell是一样的，只是针对每一个具体cell的delay，transition等参数会不一样。在做timing分析时同一条path会根据不同的PVT去计算delay。