verilog导入cadence无法生成symbol，小女子在此谢过了

lin116

导入verilog生成逻辑控制电路，但是有问题无法生成symbol，请大家帮忙看一下是什么问题，不胜感激。
*W,DLNOHV: Unable to find an 'hdl.var' file to load in.
TOOL:
ncvlog
05.50-E115: Started on Apr 29, 2015 at 15:26:03 CST
ncvlog
    -use5x
    -ESCAPEDNAME
    -work __nclib
    -view module
    -logfile ncvlog.log
    -cdslib /tmp/ihdl_cdsliba2756_22756
    -messages
    -nostdout
    -nocopyright
    /home/dianke/ic5141/design/sar_logic.v

file: /home/dianke/ic5141/design/sar_logic.v
assign start   =!en_! & en_reg;
                    |
ncvlog:
*E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog:
*E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog:
*E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog:
*E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].

module __nclib.sar_logic:module


errors: 4, warnings: 0

Total errors/warnings found outside modules and primitives:

errors: 0, warnings: 1

TOOL:
ncvlog
05.50-E115: Exiting on Apr 29, 2015 at 15:26:03 CST  (total: 00:00:00)

rc_wang

回复 1# lin116


   不知道楼主这个问题是怎么解决的？

quantus

just show your code

zhou_charles

这个怎么这么乱！

sy1success

LZ解决了吗？我也遇到相同的问题！跪求答疑

sy1success

我换了个服务器，同样的操作重新做了一遍，结果就对了，目前还没找到原因

sy1success

我这两天刚遇到这个问题，情况和楼主一样，现在解决了，在这边说一下。
具体设置：
1、library manager里建立库mylibrary
2、file-> import verilog, 打开verilog in 窗口，如下图
     
   1) Target Library Name：导入的文件即将存放的库mylibrary;
   2) Reference Libraries：（默认）
   3) verilog files to import:需要导入的verilog文件
   4）-v options: 综合时所用标准单元库中的verilog文件，如worst.v
   5）Import Structural Modules As: 根据需要，选择schematic and functional 等
   6）verilog Cell Module：根据需要设置，选择Import AS functional 等
   7） Power Net Name/Ground Net Name:与标准单元库中原理图的电源地name一致
点击OK即可生成，如下图，根据导入的verilog 生成相应的functional schematic symbol
导入前 ； 导入后
3、奇怪的是，按照上面的设置，一开始并没有成功，而是出现跟楼主一样的问题，之后参考同一服务器下别人做的东西（同样的设置别人导出成功），将别人文件夹中start.sh等文件（如下图所示）拷贝过来，替换我自己原来文件夹里的文件，就可以成功导入了
4、可以参考《Digital VLSI Chip Design with Cadence and Synopsys CAD Tools》的Page333,
这本书电子版下载链接：http://bbs.eetop.cn/thread-229061-1-1.html

star0323

回复 7# sy1success


    推测是这个start.sh文件有什么作用。可否分享一下文件？

star0323

回复 1# lin116


  楼主这个问题现在解决了吗？我这儿是有些文件会出现这个问题。不知道怎么办。。。

tazngxi

这。。。。。。。。。。。。