verilog导入cadence无法生成symbol，小女子在此谢过了

lin116 · 发表于 2016-10-8 21:24:02

回复 2# rc_wang

对不起这么晚才回复您，是版本不同对语法的支持不同。换个版本试试。

sy1success · 发表于 2016-10-10 18:16:25

回复 8# star0323

是软件的环境配置文件

wandola · 发表于 2018-6-15 14:37:12

导入应该很容易的

ydj863 · 发表于 2018-11-27 17:12:15

遇到了相同的问题，正在找资料，想办法解决

星辰0000 · 发表于 2019-3-13 17:54:26

解决了吗？

星辰0000 · 发表于 2019-3-14 10:45:46

怎么选择veriloga.va文件

星辰0000 · 发表于 2019-3-15 09:51:37

回复 1# lin116
这个解决了吗？

hustjzr · 发表于 2021-12-23 15:48:13

试过了，可以把综合后的.v文件导入生成电路图

hustjzr · 发表于 2021-12-23 15:49:22

hustjzr 发表于 2021-12-23 15:48
试过了，可以把综合后的.v文件导入生成电路图

通过inport-verilog，导入综合后.v得到的电路图

毅小祥 · 发表于 2022-11-11 15:49:55

学一下

[求助] verilog导入cadence无法生成symbol，小女子在此谢过了