xilinx pcie gen3 endpoint dma 仿真求助.

kliujie123 · 发表于 2016-5-31 14:21:59

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本帖最后由 kliujie123 于 2016-6-2 19:35 编辑

小弟现在在仿真自己写的pcie dma模块，主动发memory读写操作到IP core 的rq接口，发了几包之后，rq的ready信号就不拉起来了，并且对端root的user interface没有包接收，有人对这块熟悉吗？

kliujie123 · 发表于 2016-6-1 17:45:10

就没人知道吗，求高人解答！

acgoal · 发表于 2016-6-2 07:42:57

回复 1# kliujie123

建议检查以下几点：
1. link up了么？包括物理层的和链路层的。 2. 配置是否正确，主要是EP/RP的bar空间。
3. EP发起的读请求，是否指向了正确的BAR空间呢？还有EP的读请求数据包的大小对不对？

kliujie123 · 发表于 2016-6-2 09:39:59

回复 3# acgoal

1、link up确认是link上了的，RP发送Memory WR/RD包到EP，以及EP回复完成包都正常2、RP/EP的配置有哪些，能详细说明一下吗？
3、EP发送的地址是随便填的，一定要指向RP的BAR空间吗？ RP的BAR空间怎么看？

acgoal · 发表于 2016-6-2 19:02:36

回复 4# kliujie123

地址随便填是不行的，不是指向RP的BAR空间，而是指向RP的memory base和limit之外，这样RP才能收到，否则RP就丢掉了。

kliujie123 · 发表于 2016-6-2 19:28:44

回复 5# acgoal

RP的memory base和limit之外这个怎么查到？我现在是用的xilinx pcie gen3生成的ip，example设计里生成的仿真RP模型，这个怎么填？

kliujie123 · 发表于 2016-6-2 19:37:16

回复 5# acgoal

而且发了几包之后，rq的ready信号就不拉起来了，IP输出的信号也看不出什么错误？

seeyou52pk · 发表于 2016-11-28 11:11:02

楼主最近小弟也在学习gen3 dma传输方便提供一下工程么 271319278@qq.com 万分感谢！

seeyou52pk · 发表于 2016-11-28 11:13:44

楼主小弟最近也在学习gen3 dma的传输方便提供一下工程么 271319278@qq.com 万分感谢！

billwaston · 发表于 2017-6-20 16:26:43

遇到同样的问题，请问怎么解决的

[求助] xilinx pcie gen3 endpoint dma 仿真求助.

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