ADPLL博士论文

zwang9022 · 发表于 2016-3-8 09:46:55

支持~~~~~~~~~~~~~~~~~~~~~

vlsinaresh · 发表于 2016-3-11 01:00:17

ssdfdfdfdsfsdfdsfsdfsdfs

yang123lei456 · 发表于 2016-3-16 21:17:20

看看啊啊啊啊

slq402 · 发表于 2016-3-17 11:22:26

谢谢分享

df_lala · 发表于 2016-4-13 20:52:50

谢谢楼主无私贡献！

lovlybigbear · 发表于 2016-4-19 20:54:09

很好的论文，当资料。

wen1316 · 发表于 2016-4-20 11:21:48

感谢楼主！

bright_pan · 发表于 2016-4-20 17:24:20

回复 1# liuchuanfeng14

      想请教一下俞博，你最后测试带宽65KHZ下，带内的相噪只有-70dB左右，你的TDC精度可以到12ps，理论上这里可以到-90dB，带内相噪。看你的解释是因为数字地和DCO这边地没有分开，并且FPGA和芯片之间板子的地有噪声反弹，这个你后面有没有更多的实验结果证实或者更有说服力的理论解释?
      我目前看了比较多的这方面论文，发现国内做的，确实带内相噪都不好；所以对于TDC影响带内相噪的那个公式，有一些怀疑，是不是有什么更多的限制。
      因为理论上，带内-85dB的相噪，ref clock 20M, RF 2G,  50ps的TDC精度都可以。但50ps，rf2G每个周期就8个TDC链就够了,考虑1.5个周期，12个也够了。

bright_pan · 发表于 2016-4-20 17:28:36

回复 1# liuchuanfeng14

清华于光明的博士论文，0.18um工艺，1.9G RF，TDC精度40ps,看最后测试结果，其实锁定精度很高，可以到400HZ，但带内相噪也只有-65dB到-75dB。我比较担心我们基于那个TDC精度和相噪关系的那个公式，不是直接能用的，可能有很多制约因素。

bright_pan · 发表于 2016-4-21 11:24:49

俞博在么?

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