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[求助] 一个fifo深度问题求解

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发表于 2016-4-6 15:52:16 | 显示全部楼层 |阅读模式

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假设需要将时钟域A中的数据传递到时钟域B.数据由clka生成,被clkb采样。clka与clkb是异步时钟,周期都是10ns,时钟频率最大是2*10-4.这时候我们需要设计一个异步fifo。这个fifo的写入时钟为clka,读出时钟为clkb。假设每次传送的最大包为10KB,fifo宽度为8位,那么这个fifo的深度应该是多少呢?解答如下:考虑最坏情况,时钟clka与clkb最大相差为4*10-4,fifo的读指针与写指针至少要相差:4*10-4*10K=4。这样fifo的深度至少为8字节。。
我想问的问题是,,1,最大时钟频率是什么意思???时钟频率不应该是周期的倒数吗??
2,相差为4,深度为啥至少是8字节
发表于 2016-4-6 20:55:34 | 显示全部楼层
1、最大时钟频率是否是该芯片的FIFO在异步clk下所支持的最大频率?
2、异步时钟在写入和读出标志之间会有几个周期的时钟差,不同频率和不同片子都可能不一样吧,要有个深度去做缓冲。
个人想法。
 楼主| 发表于 2016-4-7 11:05:52 | 显示全部楼层
回复 2# 国科海天
这好像并不设计到什么具体的芯片吧,,,就是一个理论上的问题。。。
发表于 2016-4-7 11:18:40 | 显示全部楼层
kankan
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