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查看: 7173|回复: 8

[求助] CMOS传输门的设置与应用

发表于 2016-3-31 16:44:00 | 显示全部楼层 |阅读模式

1资产

对CMOS传输门单个仿真时出来的波形图是勉强可以单个传输门仿真.png

单个传输门仿真.png

单个传输门.png

将该电路图放在D触发器电路中，波形图毛刺严重，延迟也长

D触发器.png

D触发器.png

D触发器仿真.png

为什么会出现这些问题，怎么解决

触发器, 电路图

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发表于 2016-4-1 17:17:47 | 显示全部楼层

第一張圖的意思是clock feedthrough
clock 透過 TX gate的Cgs/Cgd 把output 帶起來了

DFF 那張圖通常是driving 能力的問題
看起來是postive edge時, 中間的TX 兩端在搶值
把第一級latch裡的值改掉了
解法是調整NAND的size, TX size(Ron vs. Cgd/Cgs)
clock 的slew rate調慢一點
都會有幫助
或者把TX gate 用 clocked inverter取代也行

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楼主| 发表于 2016-4-6 14:07:53 | 显示全部楼层

回复 2# corelli

试过调整了一下尺寸，可是效果不大啊

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发表于 2017-5-10 10:14:34 | 显示全部楼层

您可以让我看看您cmos传输门的电路吗？我最近也在做仿真可是我出不来您的仿真的图，我是直线。

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发表于 2017-5-10 10:17:16 | 显示全部楼层

回复 1# 冰凌雪hx

您可以让我看看您cmos传输门的电路吗？我最近也在做仿真可是我出不来您的仿真的图，我是直线。我也不知道哪里又出错了。

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发表于 2018-9-21 16:34:05 | 显示全部楼层

信号源延时没设置好？？？？

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发表于 2018-9-22 10:40:29 | 显示全部楼层

对CMOS传输门单个仿真时出来的波形图是勉强可以
将该电路图放在D触发器电路中，波形图毛刺严重，延迟也长
...
冰凌雪hx 发表于 2016-3-31 16:44

登录/注册后可看大图

cmos tg 会如此, 调 logic gate w/L , 只要 level 不会误动 ,
实际还有RC NET 加上 cap delay 不会如此 .

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发表于 2019-5-9 09:03:55 | 显示全部楼层

传输门怎么设计啊？！为什么把一个NMOS和一个PMOS连起来达不到效果？怎么设计传输门啊？

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发表于 2019-5-9 10:52:56 | 显示全部楼层

不错，学习了

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