ADPLL博士论文

xuriver2012 · 发表于 2015-12-23 09:44:44

我接触到的从模拟电路系统转到数字电路系统的设计中，最大的困难都来自于ADC电路的精度及延时。这个几乎是所有的相似系统遇到的通病。归根到底还是ADC/DAC不好做

liuchuanfeng14 · 发表于 2015-12-23 12:32:22

回复 40# wandola

如果占空比不是50%，量化出来的TDC输出会有误差，因为量化的周期不对。然而，这个问题不大，因为当环路锁住时，这只是一个固定偏差，只会稍微影响TDC在环路中的Gain，环路响应特性会发生一些变化而已。其实你也可以去量化第一个1至0和第二个1至0之间或者第一个0至1和第二个0至1的延迟时间，这数字verilog比较好实现的，当然你的TDC延迟链的级数要够！

liuchuanfeng14 · 发表于 2015-12-23 12:33:26

回复 41# xuriver2012

同意！

IC_ant · 发表于 2015-12-23 18:46:46

谢谢楼主的分享...
小弟不才, 冒昧的问一下CDR是不是也能通过全数字实现呢?

liuchuanfeng14 · 发表于 2015-12-23 22:19:44

回复 44# IC_ant

不好说，没做过CDR。。。

hughhuang · 发表于 2015-12-24 12:36:10

回复 44# IC_ant

CDR可以数字实现（前提是CDR低速），我们实验室时钟频率300MHz的CDR是verilog写的，工艺65nmCMOS，就流片结果来看还不错PS：无论是基于PI的CDR还是VCO的CDR，高速部分肯定还是要模拟实现的。

bright_pan · 发表于 2015-12-24 17:37:46

The performance is very good.For bluetooth application, it is alreay good enough.

bright_pan · 发表于 2015-12-24 17:41:42

Your spur is not good, mayebe it relates to the mestability in your clock synchronize sch as your paper 77 page mentioned.

liuchuanfeng14 · 发表于 2015-12-24 19:37:29

回复 48# bright_pan

Firstly, thanks for your encouragement. Actually, the spur is not much related to meta-stability of D flip-flop. The spur in my measurement results is caused by the delay mismatch between high speed counter and TDC, as described in 5.2. In addition, with some other coupling issue, the fractional-n spur will become much large.

远上寒杉 · 发表于 2015-12-27 12:18:05

俞博你好，我注意到你在DCO layout中把电容阵列放在了电感的两侧，没有相对电感保持对称，这样不会对DCO的性能有影响吗？

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