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查看: 4554|回复: 9

[求助] 逻辑门的延迟怎样调到最小?

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发表于 2015-12-22 23:24:55 | 显示全部楼层 |阅读模式

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ADC设计里面,数字部分的逻辑门(NAND、NOR、反相器)设计时,我需要最小延迟,分别增大PMOS宽长比可以提高上升时间,但是寄生电容也增大,导致下降时间反而增大,所以我就调整W/L,finger数。问题是我调完了不确定是否是最小延迟,我想问问大家都是先通过实验的方法找最佳尺寸?
发表于 2015-12-23 09:11:33 | 显示全部楼层
去看数字集成电路设计那本书里面的延时最小最优反相器链级数和反相器尺寸计算去
发表于 2015-12-23 12:58:56 | 显示全部楼层
二楼说的对。书里讲的很详细
 楼主| 发表于 2015-12-23 23:32:54 | 显示全部楼层
回复 2# 暮若幽荷


   今天看了下,讲得确实很详细,用那些公式来估算延迟、尺寸、驱动都很有用。
 楼主| 发表于 2015-12-23 23:34:10 | 显示全部楼层
回复 3# hughhuang


   非集电专业表示第一次看,涨姿势了
发表于 2015-12-24 12:36:52 | 显示全部楼层
回复 5# hzj8671


   我也是新人,可以多多交流
发表于 2015-12-24 14:27:35 | 显示全部楼层
回复 2# 暮若幽荷


    请问是Rabaey那本书吗?
 楼主| 发表于 2015-12-24 16:30:49 | 显示全部楼层
回复 7# cyl


   嗯,是的。第五章和第六章的内容。
 楼主| 发表于 2015-12-24 16:32:34 | 显示全部楼层
回复 6# hughhuang


   
发表于 2015-12-24 16:56:59 | 显示全部楼层
回复 8# hzj8671


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