Verilog编写代码问题，求教！！！

强力mamada · 发表于 2015-12-1 10:51:20

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一个方波信号如图所示，在高电平期间计数

菜鸟要飞 · 发表于 2015-12-1 11:17:11

图挂了。。。。。

强力mamada · 发表于 2015-12-1 11:20:00

图就是一个方波，只有一个高电平，其他都是低电平

强力mamada · 发表于 2015-12-1 11:23:46

reg H2L_F1;
reg H2L_F2;
reg L2H_F1;
reg L2H_F2;
always @ ( posedge clk or negedge rst )
if( !rst)
begin
H2L_F1 <= 1'b1;
H2L_F2 <= 1'b1;
L2H_F1 <= 1'b0;
L2H_F2 <= 1'b0;
end
else
begin
H2L_F1 <= enable;
H2L_F2 <= H2L_F1;
L2H_F1 <= enable;
L2H_F2 <= L2H_F1;
end
assign H2L_Sig = H2L_F2 & !H2L_F1;
assign L2H_Sig =!L2H_F2 & L2H_F1;
/////////////////
reg [7:0] count1;
reg [7:0] mycount1;
always @ ( posedge clk or negedge rst )
begin
if(!rst)
count1<=8'd0;
else
begin
if(L2H_Sig)
count1<=count1+1'b1;
else if(H2L_Sig)
mycount1<= count1;
end
end

复制代码

这是我写得，最后mycount1赋值那边好像错了，帮我看一下

liyafeng007 · 发表于 2015-12-1 15:25:31

L2H_Sig 只有一个周期宽度，计数器+1之后就停了

强力mamada · 发表于 2015-12-1 15:48:20

回复 5# liyafeng007

那应该怎么写呢

ydh00002 · 发表于 2015-12-2 09:53:51

如果只是高电平期间累加计数的话，就没必要检测上升沿。
if(enable)

ydh00002 · 发表于 2015-12-2 09:55:12

if(enable) count1 <= count1+1;

曦玄 · 发表于 2015-12-2 09:56:16

回复 6# 强力mamada

你可以改成L2H_Sig作为开始计时的使能信号，用H2L_Sig作为计时结束的使能信号，
always@(posedge clk or negedge rst)
if(!rst)
count1<=0;
else if(L2H_Sig)
   count1<=0;
else if(enable)
   count1<=count1+1;
else if(H2L_Sig)
   mycount<=count;

曦玄 · 发表于 2015-12-2 10:23:07

楼主是在做按键的去抖设计吗？

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