用spectreVerilog的时候，spectre.out和verilog.out提示这几个error是什么意思？

typhoon222 · 发表于 2015-11-23 19:40:05

本帖最后由 typhoon222 于 2015-11-23 21:42 编辑

用spectreVerilog的时候，spectre.out和verilog.out提示这几个error是什么问题啊？
QQ截圖20151123193722.png

istart_2002 · 发表于 2015-11-23 19:40:06

。。。

quantus · 发表于 2015-11-24 05:28:24

你程序从timescale到reg rst都注释掉了, 你把注释去掉再编译看看

typhoon222 · 发表于 2015-11-24 08:58:52

你程序从timescale到reg rst都注释掉了, 你把注释去掉再编译看看
quantus 发表于 2015-11-24 05:28

登录/注册后可看大图

因为有error，我才注释掉试下的~

typhoon222 · 发表于 2015-11-24 11:23:47

你程序从timescale到reg rst都注释掉了, 你把注释去掉再编译看看
quantus 发表于 2015-11-24 05:28

登录/注册后可看大图

可以了，是路径问题~

[原创] 用spectreVerilog的时候，spectre.out和verilog.out提示这几个error是什么意思？