关于低抖动时钟产生电路的设计

尹风 · 发表于 2015-9-23 00:11:46

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如题，小弟正在读研，考虑以后开题的方向。这是项目中要用到时钟电路200MHz左右，想把这个往低抖动方向开展。大的方向还是做PLL，想请问一下大家在低抖动应用的场合，有没有什么结构比较合适？比如，sigma-delta型的适合不？

PLL用ring VCO而不是LC的，这也是没办法。

希望看到帖子的各位能不吝赐教，谢谢

dongzz201 · 发表于 2015-9-23 17:28:03

可以试试，应该方向是对的。

totowo · 发表于 2015-9-24 09:59:44

sigma-delta只会把时钟的抖动做高，
时域上看，sigma-delta就是不停的“抖”动其频率，保证其平均值为你想要的值而已，阶数越高越容易“抖”；
频域上看，noise shaping只有靠低通滤波把远端的去掉才有意义，而时钟是没法这样做的，只能全频段积分，这样总的noise实际上是增加的

尹风 · 发表于 2015-9-26 10:43:04

回复 3# totowo

谢谢回答。虽然看的不是很懂，我再研究看看。
请问有没有什么成熟的结构适用于低抖动的场合？新结构也行

谢谢了

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