谁知道怎么添加时序约束啊？

zhuyuefeng2009 · 发表于 2013-6-5 09:03:29

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我用ISE写了一个小模块，可是时序的路径那么多，而且对于我来说只知道输入输出的管脚，至于模块内部产生了哪些信号我又不知道，我该怎么添加时序约束呢？还有，什么是分组啊？

moshushi_xiang · 发表于 2013-6-5 10:24:33

时序约束可以看一个时序约束的文件，比如cgd文件，约束向导文件。分成group来约束。

yadog · 发表于 2013-6-5 11:21:42

lz的问题太大了
1.建议度娘/谷哥搜索“ISE 约束文件完整讲解”
2.去xilinx官方网站搜索下载熟读ug625-Constraints Guide、ug612-Xilinx Timing Constraints User Guide

做完这两步相信就很清楚了

zhuyuefeng2009 · 发表于 2013-6-5 12:15:35

回复 3# yadog

你知不知道什么叫路径终点产生groups啊？网上的一篇文件，但是好多解释都看不懂啊

zhuyuefeng2009 · 发表于 2013-6-5 12:38:48

回复 3# yadog

还有，那个偏移约束我还是搞不懂，输入的数据都是外部数据，FPGA实际工作时数据和时钟的偏移我们怎么能够去约束呢？还是说我们希望时钟和数据是以一样的节奏发送到FPGA中去的，但是FPGA在我们强加的约束条件的指导下，让数据和时钟有一定的偏差，好让时钟能正确采样数据。（真的不懂，别怪我，如能回复，感激不尽）