后端面试--每日一题（061）

ikey · 发表于 2013-9-27 17:10:01

回复 ikey

能否说下你这两个图出自哪里？？谢谢
pengmingguo 发表于 2013-9-26 18:46

登录/注册后可看大图

Google到的国外博客的内容，抱歉，现在不记得了

pengmingguo · 发表于 2013-9-29 20:58:21

回复 41# ikey
那否向您讨教您认为非常好的google search tips??

ikey · 发表于 2013-10-11 15:17:50

回复 42# pengmingguo

Keywords, 看起来等于没说，但事实是这样。

stone101 · 发表于 2013-10-28 11:18:30

留名，学习

qxy1991 · 发表于 2013-12-21 21:51:15

两个月前来看，一头雾水；现在来看，懂了60%；希望下次来看，可以懂100%。膜拜众位大神了

522526tl · 发表于 2014-11-15 16:20:10

回复 7# zhq415758192
能解释下吗？不太明白啊 insertion delay是插到哪里了呢是 ff1 的时钟上面吧 ( 为了与到达 ff2的时钟保持balance，即没有skew）那这样的话 reg2reg也会有延迟吧？还有为什么在 reg2out会有延迟呢额好对疑问还望解答啊多谢啦先

522526tl · 发表于 2014-11-15 16:55:41

回复 26# ikey
被拉伸了可以理解后面那个被压缩了不好理解啊，并没有说整个clockpath长度是不变的啊？

522526tl · 发表于 2014-11-15 17:06:09

回复 26# ikey
在design的外部，发射和接收数据的触发器和design内部用的是同一个时钟吧，那这样的话，对于所说的 reg2out 那外部接收数据的触发器的时钟也有一个insertion delay啊这么来说对于reg2out来说它的整个clockpath长度岂不是没有改变吗？

522526tl · 发表于 2014-11-15 17:44:57

回复 13# 陈涛
版主对于 reg2out 我想了1个多小时还是不懂插入insetion delay后，对于design外部的接收端来说，数据来的晚了，但是时钟也来的晚了，那么整体不就是没有影响吗；对于design外部的发射端来说，数据来的和之前一样，不变换，而时钟来的晚了，所以会导致hold违例，这个我懂啦，前面那个还是不懂，求指导啊求指导啊

522526tl · 发表于 2014-11-15 18:00:54

回复 5# 1359784773
能否解释下，reg2out这个是怎么回事求解释

[原创] 后端面试--每日一题（061）

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