PLL中分频器的相位噪声仿真

何平 · 发表于 2014-9-16 01:36:11

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有谁做过PLL中分频器模块的相位噪声仿真吗，基于Cadence软件，我是这样做的：输入频率源为Vpulse，频率为200M，8分频后输出，
用PSS+PNOISE，PSS设置如下图：可是PSS分析始终不收敛，如第二张图所示，不知道是我PSS设置的有问题？还是本身的方法错误？，求解答！！不胜感激！

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liuycto · 发表于 2014-9-16 09:19:19

回复 1# 何平

你观测的频率必须是您参考频率的整数倍才可以，也就是200*i（i=1,2，......）

何平 · 发表于 2014-9-16 16:35:43

回复 2# liuycto

您好，谢谢您的建议，我这个是分频器，输出频率肯定是整数倍减小的，怎么会倍频呢？？那个Beat Frequency意思应该指的就是输出频率的目标频率吧？？？您做过这个模块的相位噪声仿真吗，还望给点指点，谢谢

a1054958688 · 发表于 2014-9-16 21:36:13

你的PSS设置是对的，但是你的pnoise设置呢？

何平 · 发表于 2014-9-16 23:06:49

回复 4# a1054958688

要想仿真PNOISE，必须得PSS先收敛才行啊，可是PSS就是不收敛，那再设置PNOISE也没有意义啊，关键是现在PSS都过不了，你仿过分频器模块的相位噪声吗？

a1054958688 · 发表于 2014-9-16 23:45:44

回复 5# 何平

是的，有仿真过！

liuycto · 发表于 2014-9-17 17:25:48

回复 3# 何平
Beat Frequency处应该填目标频率。关键是分频器输入源采用理想vco来提供输入信号，其余仿真按vco的phase noise分析来设置就可以。

何平 · 发表于 2014-9-17 18:46:10

回复 7# liuycto

您好，感谢您的回答，我输入频率200M，8分频，那目标频率就是25M 咯？？
理想VCO模型Cadence库里面有吗？能稍微指点下在哪里可以找到吗？谢谢

liuycto · 发表于 2014-9-19 08:07:30

在ahdlLib中，cell是vco

何平 · 发表于 2014-9-19 14:51:47

回复 9# liuycto

我找到了，是用VerilogA语言写的，但是加到分频器输入上后，PSS还是不收敛，我分频器分频系数设置为100，是不是分频太大的原因？

[求助] PLL中分频器的相位噪声仿真

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