请教一下，dc综合关于门控时钟的问题

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是这样的，在我的设计中有一个模块是用门控时钟来驱动的，相当于assign CLK1 = gate & CLK,  CLK是主时钟， CLK1是门控之后的时钟，将这个时钟送给需要门控的模块，但发现综合之后对网表仿真这个CLK1一直是没有输出的，modelsim中CLK1信号是红的， 即使把gate信号置1也不行，综合的网表里将这个与的操作用二选一来实现的，即MUX( CLK, 0，gate, CLK1),例化了这么一个模块，我想问下这是怎么回事，是门控的时钟要在dc里特殊声明么？如果前仿的话这么写是没问题的，但是综合后CLK1信号就没输出了，请各路大神指点一二，小弟感激不尽。对了，我是用的smic 18的库

orlye

这个MUX的输入都正常吗？
把库里默认的delay去掉了吗？

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回复 2# orlye


   MUX的输入是正常的，因为一个是标准时钟，另一个是外部输入，没懂库里默认的delay是什么

cx60208472

自己顶一下

orlye

你找个懂的人帮你现场看看吧。要具体问题具体解决了。
不行你就把网表、仿真平台打包发上来吧。
或者再多提供点线索。
如果你前仿没问题的话，我估计是后仿设置上问题的可能性比较大。

Schweinshaxen

你前仿如果不过的话，看看是不是你CLK1给接错了。CLK1要是接到不该接的地方，那也会变红的

henryshen2000

建议直接实例化SMIC库中门控时钟的单元，否则后端做时钟树也可能会有问题的。

cx60208472

回复 7# henryshen2000

那SMIC库中的门控单元是哪些呢，其实就是一个与门的作用，是例化了这个门然后综合的时候就不动它了么

cx60208472

回复 6# Schweinshaxen


   前仿可以通过

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回复 5# orlye


   好的，主要是assign clk1 = enable:clk?1'b0 这句话可能综合的时候会有问题，因为设定clk是时钟，这样选择之后clk1就不是标准的时钟了。