请教一下，dc综合关于门控时钟的问题

orlye

回复 10# cx60208472


根据我的经验，这句话综合的结果就是一个与门，结果就是
and(clk1,enable,clk)
dc不会改变你的RTL功能。
clk1是不是标准时钟，只影响时序，不影响功能。至少clk1的时钟应该是能出来的。

henryshen2000

回复 8# cx60208472
门控时钟不是直接这样处理的，这样会出现毛刺。
以下是用DC综合时自动出门控时钟，可以参考：
  SMIC 0.35库对应如下：
    module SNPS_CLOCK_GATE_HIGH_ ( CLK, EN, ENCLK)
      input CLK, EN;
      output ENCLK ;
      wire net8591;

      lanlq1 latch ( .D(EN), .EN(CLK), .Q(net8591) ):
      an02d1 main_gate ( .A1(net8591), .A2(CLK), .Z(ENCLK) );
    endmodule

  HJ 0.18库对应如下：
    module SNPS_CLOCK_GATE_HIGH_ ( CLK, EN, ENCLK, TE)
      input CLK, EN, TE;      //调用时TE 接0
      output ENCLK ;

      GCKSF latch ( .E(EN), .TE(TE), .CK(CLK), .Q(ENCLK) );

    endmodule


  SMIC 0.18没有找到

并且上面的EN控制信号如果和CLK是异步的，还需要用CLK同步后使用。

alyssa_injd

看下网标，对应SDF看看延迟是不是太大了，时钟没了

cx60208472

回复 11# orlye


   对，综合出来确实是个与门，奇怪的是放到modelsim里仿真这个与门的输出就是红色的，关键是时钟作为与门输入才会这样，普通信号是不影响的。

orlye

回复 14# cx60208472


    是不是你的时钟频率太快了，过不了与门的时序检查？

建议你看看log里有没有timing violation之类的warning。
还有就是仿真时要把时序检查、反标时序之类的选项全部禁用。
在vcs里是+notimingcheck +delay_mode_distributed，我不知道你用的modelsim里该怎么加，应该差不多也有类似参数可以加。

cx60208472

回复 12# henryshen2000


   好的，谢谢，不过我的RTL代码就是按照这个逻辑写的always @(iCLK or ClkEn)
    if (iCLK == 1'b0)
      ClkEnT2 <= ClkEn;

  assign iGatedClk = iCLK & ClkEnT2;


上面的always块是一个LATCH，下面的assign是个与门，综合出来和你列的0.35库网表是一样的，可是仿真经过与门的输出信号就是红色的了。
不知道咋回事

cx60208472

回复 15# orlye

   
   时钟频率不快啊，而且如果是普通的与门可以过的，在modelsim里倒是没有跟这个有关的timing voilation。

cx60208472

回复 13# alyssa_injd


   好的， 我回去看看

henryshen2000

回复 16# cx60208472


从前面你的描述来看，应该是仿真的问题，你可以不带SDF仿真，单独看一下门控时钟的输出。

为什么我说用门控时钟单元实例化，是为了在后端布局布线方便，不用去查门控时钟时序，如Latch的borrow timing , 与门的门控时间检查。


综合工具好像还不能把你写的代码综合成直接调用门控时钟单元，倒是综合时自动插入的门控时钟会。

wsmet

兄弟，我也有这个问题，clk_1飘红的，你解决了么？？？能说一下么