对set_clock_gating_check命令的疑惑？？？

abao123

在DC综合过程中，假如设计中没有加入clock_gate，那么是否需要对设计用命令set_clock_gating_check进行检查呢？
如果进行检查就会出现如下的warning：
Warning: No controlling value could be found for the clock gating cell 'q_clk_gen/U3' for the clock pin 'B1'. (TIM-128)
Warning: Gated clock latch is not created for cell 'q_clk_gen/U7'on pin 'B0' in design '***_digital'. (TIM-141)
如果不用命令set_clock_gating_check对设计进行检查，就不会再log中报出上面的两个warning，请大家帮分析分析！！

abao123

自己顶一下！！

icfbicfb

ignore，

abao123

回复 3# icfbicfb
找到原因，谢谢，的确可以忽略

无乐不作

回复 1# abao123


   楼主的设计是用类似于下面的逻辑做的门控吗？assign gated_clock=clock&enable；
always @(posedge gated_clock)
begin
**
end

501940245

回复 4# abao123


   我也出现这种问题，而且有的path 到一个复杂组合逻辑门有很大的violation，
你是怎么解决的？？