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查看: 4079|回复: 8

[求助] 时钟分频处理的问题,请大家帮忙看看

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发表于 2014-2-20 16:53:20 | 显示全部楼层 |阅读模式

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下面是我时钟部分的代码always@(negedge OSC_CLK or negedge CLR_X) begin
   if(CLR_X==0)
      OSC_CLK2 <= 0;
   else
      OSC_CLK2 <= ~OSC_CLK2;
end
always@(negedge OSC_CLK2 or negedge CLR_X) begin
   if(CLR_X==0)
      OSC_CLK4 <= 0;
   else
      OSC_CLK4 <= ~OSC_CLK4;
end

always@(negedge OSC_CLK4 or negedge CLR_X) begin
   if(CLR_X==0)
      OSC_CLK8 <= 0;
   else
      OSC_CLK8 <= ~OSC_CLK8;
end

always@(*) begin
   if(ALS_enable==1)
      case(ADC_TIME)
      2'b00: CLK = OSC_CLK;
      2'b00: CLK = OSC_CLK2;
      2'b00: CLK = OSC_CLK4;
      2'b00: CLK = OSC_CLK8;
      endcase
   else
      CLK = OSC_CLK;
end

CLK是我实际的工作时钟,由于设计需要,在ALS_enable为1时,CLK需要根据ADC_TIME选择降频后的时钟
ALS_enable是工作中反馈回来的信号,在工作期间会变化;ADC_TIME是配置信息,设定好就不会变了
我想问的是,在综合时,对这几个时钟该怎么约束才是可靠的呢?
我是对OSC_CLK2、OSC_CLK4、OSC_CLK8约束为generate clock
然后OSC_CLK、OSC_CLK2、OSC_CLK4、OSC_CLK8之间设faulse path
不知道有什么不对或需要补充的,请大家指点一下,谢谢
 楼主| 发表于 2014-2-20 18:07:14 | 显示全部楼层
求指点啊,没经验,不知道自己弄的对不对
发表于 2014-2-21 10:00:37 | 显示全部楼层
always@(negedge OSC_CLK2 or negedge CLR_X)

这样的代码可综合?
 楼主| 发表于 2014-2-21 10:19:09 | 显示全部楼层
回复 3# magic14

可以啊,为什么不可以综合?
发表于 2014-2-21 14:34:59 | 显示全部楼层
你这样做应该是会出问题的。
1.你应该是用同步时钟,而这里分频后变成异步时钟分频电路了。你可以写一个3bit同步计数器,将计数器的各位作为分频输出。如果要是上升沿对其,需要从接~Q端。
2. 因为你的电路经过选择输出,各个分频时钟到选择输出端的延迟会不同,会导致各个模式下的时钟有偏差,但约束的时候一般只能约束最快频率的那个时钟,所以你应该用最快的那个时钟采样输出,也就是用最快时钟同步一下。
3.同步之后不设成false_path。
4. 你的case语句中有问题。
 楼主| 发表于 2014-2-21 15:25:59 | 显示全部楼层
本帖最后由 cjl_long 于 2014-2-21 15:27 编辑

回复 5# nature19900303

非常感谢你的细心回答,case语句里是打错了的,同时已经修改为采用计数器分频,对最高频率约束,我用下面的语句对吗?  
set_case_analysis 0 [get_ports ADC_TIME[0]]
set_case_analysis 0 [get_ports ADC_TIME[1]]
发表于 2014-2-22 14:37:19 | 显示全部楼层
You are suggested to use clock enable instead of ripple counters.
发表于 2014-2-24 19:37:56 | 显示全部楼层
回复 6# cjl_long


   语法没错,但其实这里无需使用set_case_analysis语句,你只需将CLK约束为最高工作频率的时钟就行了。
发表于 2017-2-16 15:30:37 | 显示全部楼层
回复 1# cjl_long


   恩,,,,,,,,,,,
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