如何让工具认出clock gating

zjt412

请问，在代码中加入clock gating后，综合出来是一个latch加一个与门，怎么能让工具认出这是个gating，方便之后的check timing和P&R，谢谢各位！！！

fiser

用现成的cg cell写。

fiser

而且除必要地方，cg cell是工具加的，不需要coding.

flyelectron

ls正解

zjt412

回复 3# fiser

请问怎么写coding才能加上cg cell

maohdong

1.设计中需要加clock gating的地方，rtl写法如下：
always@(negedge clk)
    clk_en<=enable;
clk_gate=clk&clk_en;

换成clock gating cell，写法如下：
cg_cell   U1 （.EN(enable),CLK(clk),CKG(clk_gate));


2. 为了减少功耗，design compiler 在compile的命令中可以打开 -gate_clock, 工具根据代码的功能，不改变功能的前提下，工具自动插入clock gate cell