请教，同一张wafer上不同dies的LDO输出差异很大，可能的原因？

hszgl · 发表于 2013-12-23 19:26:32

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如题。即使是相邻的两块芯片，LDO的输出差别也可能很大。
请教各位大侠造成这种情况可能的原因除了mismatch导致bandgap输出漂移以外，还有没有其他的原因？

低端产品，偏差大点不影响应用，所以没做trimming。

semico_ljj · 发表于 2013-12-23 19:37:13

有多大？比如输出1.8V,偏差多少？

hszgl · 发表于 2013-12-23 19:45:18

回复 2# semico_ljj

设计3.2，输出2.8~3.6

fuyibin · 发表于 2013-12-23 19:49:26

一般做个+/-5%，好一点可以做到+/-2%

semico_ljj · 发表于 2013-12-23 19:57:59

回复 3# hszgl

这个确实大了一点！设计应该有不足之处。
首先确认基准，其次LDO的误差放大器，还有就是反馈电阻是否匹配
如果输出稳定的话（没有震荡现象），感觉只可能这三处问题

hszgl · 发表于 2013-12-23 20:44:38

本帖最后由 hszgl 于 2013-12-23 20:52 编辑

回复 5# semico_ljj

关于ea的要求能具体一点么？窃以为EA增益不足的话PSRR会比较弱，但是测试结果这一项倒还好。其他还会影响什么呢？

hszgl · 发表于 2013-12-23 20:45:09

回复 4# fuyibin

如何实现，求指教。

semico_ljj · 发表于 2013-12-23 21:34:28

本帖最后由 semico_ljj 于 2013-12-23 22:32 编辑

回复 7# hszgl

基准设计时仿真可能是0.2%~0.5%的误差或者说离散，实际流片可以做到2%~5%以内的离散
EA一般保证60dB以上即可。
反馈电阻的匹配要做好。
这样出来的片子2%-5%没多大问题的

semico_ljj · 发表于 2013-12-23 21:35:38

还有你的芯片离散是标准的正态分布吗？以3.2为中心，两头各占多少百分比？

semico_ljj · 发表于 2013-12-23 21:36:41

不知道你能否测试基准的电压，首先要知道基准是否离散很大很大，基准的分部如何？

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