verilog问题求助

fl_5588 · 发表于 2013-11-20 23:51:38

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本帖最后由 fl_5588 于 2013-11-21 08:43 编辑

always @(*) begin
if (rst==0) a=b;
else a=a;
end
这句话是把b赋值给a，应该怎么改，还是组合逻辑，但是不会综合出来latch？谢谢

tjuyfb · 发表于 2013-11-21 07:43:46

会产生latch. 另外rst不是一般用在寄存器的复位吗。直接assign a = b ; 应该可以吧

fl_5588 · 发表于 2013-11-21 08:39:26

回复 2# tjuyfb

嗯，我随便写的控制信号，这段话想在rst信号为高的时候a信号保持不变。这样写的话是一根线

tjuyfb · 发表于 2013-11-21 09:14:41

组合逻辑在不生成latch的情况下，应该做不到这个功能。能否考虑结合寄存器实现？

HADIST · 发表于 2013-11-21 09:26:59

回复 3# fl_5588

你这个不就是描述的latch的功能吗？

txwm8905 · 发表于 2013-11-21 09:29:13

比较赞同二楼的说法，像二楼说的那样，直接assign不行么，assign a = (rst_n == 1'b0) ? b : a;

我试过了，用quartus综合的话，always写法有latch，assign写法没有latch；但是比较奇怪的是综合结果都是一个带使能的锁存器，为什么一个有latch一个没有，求高手解答

fl_5588 · 发表于 2013-11-21 15:04:19

回复 4# tjuyfb

嗯，十分感谢

fl_5588 · 发表于 2013-11-21 15:05:37

回复 5# HADIST

嗯，没有其他解决方案吗

fl_5588 · 发表于 2013-11-21 15:06:43

回复 6# txwm8905

我也试过了，warning里面是没有latch警告的，但是综合之后都是latch的

wgej1987 · 发表于 2013-11-21 18:54:45

有latch有什么坏处吗

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