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楼主: fl_5588

[求助] verilog问题求助

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fl_5588
 楼主| 发表于 2013-11-22 10:51:16 | 显示全部楼层
回复 10# wgej1987


    除非刻意设计，一般来说是要避免的，latch会造成时序复杂容易产生毛刺
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spirit0302
发表于 2013-11-24 18:22:01 | 显示全部楼层
有latch不利于后端时序分析
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