关于交叉时钟的约束问题？

abao123 · 发表于 2013-11-13 20:27:50

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在dc综合时，遇到这样一个问题：
clk1时钟为reg1的时钟，clk2为reg2的时钟，reg1的输出信号为reg2的输入。
请问对clk1和clk2该如何设置?直接设置为false path吗？

陈涛 · 发表于 2013-11-13 23:36:50

无定论，依设计而定

abao123 · 发表于 2013-11-14 13:14:46

回复 2# 陈涛

问下版主，那需要怎样的定论呢？设计那边只说了这样的情况，他们也不知道是否该设置为false path，我用设置了
false path的做了一版，后仿能够通过。这两个时钟是可以调频的，只需要满足clk2>=3clk1。
假设这里不设置false path，那需要如何设置？不需要设吗？

williamliwei · 发表于 2013-11-14 16:55:54

如果异步的话，难道不需要做同步处理吗？

liangyi790328_8 · 发表于 2013-11-14 17:40:26

如何是异步的就直接是false path 同步的话就要设定他们的周期和相位关系。

abao123 · 发表于 2013-11-14 20:57:20

谢谢，此模块为spi通信模块，clk2为是spi时钟，clk1为系统时钟，频率上面说了，相位到是不清楚，在处理的时候我就直接把它当异步处理，设为false path，但一直没有弄明白！@

richardxingxing · 发表于 2013-11-15 09:47:05

关键是设计上是不是异步path，要是异步path就需要功能保证，两个clock之间作为异步组

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