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查看: 3046|回复: 6

[求助] 关于Modelsim后仿真问题,希望大神们帮我解决一下

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发表于 2013-10-17 10:08:29 | 显示全部楼层 |阅读模式

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我在QUARTUS 综合布线 时序约束之后,也就是常说的静态时序仿真,跑出的速度为300M的样子,然后将产生的网表文件(.vo)和延时文件(.sdo)放进modelsim做后仿真。在testbench的时钟设为300M,波形结果错误,但是我将时钟设为80M的样子结果就正确。后来我单独试了一个很简单的加法器,也出现了一样的结果,时钟较低时(100M)结果正确,较高时出错,可是一个加法器不可能只能跑100M啊,不知道是不是我后仿真的方法有问题还是别的原因,求各位帮忙,谢谢。
发表于 2013-10-17 16:29:01 | 显示全部楼层
你这个加法器是几位的?是不是进位链太长而且器件很老啊?
发表于 2013-10-17 16:40:41 | 显示全部楼层
FPGA后仿真流程.doc (789.5 KB, 下载次数: 4 )

FPGA后仿真流程.doc

789.5 KB, 下载次数: 9 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 2013-10-17 17:01:50 | 显示全部楼层
回复 2# freshair_eet
你好,加法器是4位的,器件选择stratix iv ,器件算是比较高端。
发表于 2013-10-17 23:19:30 | 显示全部楼层
跑出来的速度是说关键路径的最小延时的参数,可不是说时钟可以给300M,我个人认为这不是相同的概念。
发表于 2013-10-21 10:14:20 | 显示全部楼层
回复 4# Timstory


   个人感觉Stratix还这样就不太对了。   如果只是一个加法器,不妨把代码和约束都拿出来看一下。
发表于 2013-10-22 09:41:12 | 显示全部楼层
不太明白
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