clock gating 时序问题

太阳桥下

设计中有clock gating，用的是库里自带的clock gating cell，该cell前后时钟分别为：clk，gclk，其中有vclk与clk的latency是用set_latency_adjustment_options 相连接的，cts之后报timing出现了clock gating cell之前的一条路径的slack问题很严重（-0.19ns),其他路径正常，并且这条路径上clock network delay 在data required time 和 data arrival time 差别很大（0.18,0.48）；求助：出现这样的情况是什么原因引起的，需要怎么去解决，或者是这种带有clock gating的设计在cts或者其他的设计步骤中需要怎么去特别处理？报告如图两图差别为一个用到了-path_type full_clock,一个没用）图挂了，在3L和4L文本贴出报告。

richyrichy

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太阳桥下

Startpoint: cup_enable (input port clocked by vclk)
  Endpoint: g (gating element for clock clk)
  Path Group: REGIN
  Path Type: max

  Point                                    Incr       Path
  -----------------------------------------------------------
  clock vclk (rise edge)                   0.00       0.00
  clock network delay (ideal)              0.48       0.48
  input external delay                     0.60       1.08 f
  cup_enable (in)                          0.01       1.09 f
  icc_clock1958/ZN (LVT_CLKNVHSV12)        0.02 *     1.11 r
  icc_clock1959/ZN (LVT_INVHSV20SR)        0.02 *     1.13 f
  icc_place23/Z (LVT_BUFVHSV48)            0.06 *     1.19 f
  g/E (LVT_CLKLAHAQVHSV4)                  0.12 *     1.31 f
  data arrival time                                   1.31

  clock clk (fall edge)                    1.20       1.20
  clk (in)                                 0.00       1.20 f
  CTSLVT_CLKBUFVHSV8RO_G1IP/Z (LVT_CLKBUFVHSV8RO)
                                           0.16 *     1.36 f
  g/CK (LVT_CLKLAHAQVHSV4)                 0.02 *     1.38 f
  clock reconvergence pessimism            0.00       1.38
  clock uncertainty                       -0.18       1.20
  g/CK (LVT_CLKLAHAQVHSV4)                 0.00       1.20 f
  clock gating setup time                 -0.07       1.12
  data required time                                  1.12
  -----------------------------------------------------------
  data required time                                  1.12
  data arrival time                                  -1.31
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.19

太阳桥下

Startpoint: cup_enable (input port clocked by vclk)
  Endpoint: g (gating element for clock clk)
  Path Group: REGIN
  Path Type: max

  Point                        Fanout       Cap     Trans      Incr       Path
  -------------------------------------------------------------------------------
  clock vclk (rise edge)                                       0.00       0.00
  clock network delay (ideal)                                  0.48       0.48
  input external delay                                         0.60       1.08 f
  cup_enable (in)                                    0.03      0.01       1.09 f
  cup_enable (net)               1         0.01                0.00       1.09 f
  icc_clock1958/I (LVT_CLKNVHSV12)                   0.03      0.00 *     1.09 f
  icc_clock1958/ZN (LVT_CLKNVHSV12)                  0.03      0.02       1.11 r
  n4853 (net)                    1         0.02                0.00       1.11 r
  icc_clock1959/I (LVT_INVHSV20SR)                   0.03      0.00 *     1.11 r
  icc_clock1959/ZN (LVT_INVHSV20SR)                  0.02      0.02       1.13 f
  n6 (net)                       2         0.04                0.00       1.13 f
  icc_place23/I (LVT_BUFVHSV48)                      0.02      0.00 *     1.14 f
  icc_place23/Z (LVT_BUFVHSV48)                      0.04      0.05       1.19 f
  n26 (net)                      5         0.19                0.00       1.19 f
  g/E (LVT_CLKLAHAQVHSV4)                            0.20      0.12 *     1.31 f
  data arrival time                                                       1.31

  clock clk (fall edge)                                        1.20       1.20
  clock network delay (propagated)                             0.18       1.38
  clock reconvergence pessimism                                0.00       1.38
  clock uncertainty                                           -0.18       1.20
  g/CK (LVT_CLKLAHAQVHSV4)                                     0.00       1.20 f
  clock gating setup time                                     -0.07       1.12
  data required time                                                      1.12
  -------------------------------------------------------------------------------
  data required time                                                      1.12
  data arrival time                                                      -1.31
  -------------------------------------------------------------------------------
  slack (VIOLATED)                                                       -0.19

太阳桥下

回复 2# richyrichy


   报告已贴出，在3楼和4楼

陈涛

vclk 的 clock network delay 不合理

太阳桥下

回复 6# 陈涛


   是的，其他路径的都在0.48左右，唯独这条clock gating cell 前的路径只有0.18，我也是头一次做clock gating的东西，造成这种现象的可能原因，还望版主指点

陈涛

写错了，应该是vclk，那个clock network delay 在CTS前后 要做调整，一般是与clk的latency相同

太阳桥下

回复 8# 陈涛


   有的，用set_latency_adjustment_options 调整过

陈涛

从report上看，显然不合理，如果你认为调整过的latency是对的话，就调input delay