verilog中两个寄存器交换值，在综合时会不会造成锁存器？？

guofengchd · 发表于 2013-9-17 14:22:16

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x

verilog中的状态机：
reg  a;
reg  b;
case（state）
      exchange：
               begin
                  a<=b;
                  b<=a;
               end

flamone · 发表于 2013-9-17 14:42:05

数字综合与设计那本书有讲，你这样写可能最后状态是不定的

windflood · 发表于 2013-9-17 16:42:03

如果是寄存器，就没问题。

eaglelsb · 发表于 2013-9-17 18:07:37

时序逻辑的话，没问题，

guofengchd · 发表于 2013-9-17 18:26:37

回复 4# eaglelsb

对的，时序逻辑，说白了就是，两个寄存器交换原来的值。这样确定综合的时候没问题么？？

cgssuccess · 发表于 2013-9-18 17:41:22

时序逻辑没有问题的！

[求助] verilog中两个寄存器交换值，在综合时会不会造成锁存器？？