12b 500M adc研发中，欢迎留下你的宝贵意见，一起讨论

adccoltd · 发表于 2013-8-22 21:53:21

没人理我，自己念叨几句吧，今天优化了时序，也跑了500M，很勉强，采样相只有0.7ns，运放reset都费劲，放大相1.1ns，建立还可以。这时功耗是7.5ma，其中运放5ma，时钟加比较器居然有接近3ma，吓人！

晚上偷闲查了查iqanalog的网站，130和90工艺上只有最高100M的adc，在65,40,28上都有800M的，第一反应是人手不够优先更新了先进工艺节点的ip，第二反应是想到论坛上有人探讨过高速adc的应用，一般adc的频率即后面数字电路的频率，而130nm上数字电路跑到二三百兆已经很快了，所以adc那么高频率意义何在呢？

想到自己只是做电路玩玩，又没发论文的打算，弄个三四百兆该够用了，何必琢磨占空比神马的花拳绣腿，实在没有意义，所以干脆不再追求多高速度神马的，只是电路尽量优化，测出多快是多快拉倒。

想问一下fuyibin老兄，看了你以前的帖子，说是高频时jitter影响了thd，我很想知道你时钟输入是直接接反相器还是输入差分cml转方波？能否借鉴一下你的经验，十分感谢

sumig · 发表于 2013-8-22 22:01:39

本帖最后由 sumig 于 2013-8-22 22:03 编辑

回复 28# adccoltd

感觉这样，不同时钟相间的相对关系还是太紧张了，留给layout寄生效应的裕量有点儿少，不过你要是能保证在PVT下不同时钟的相对时序不会发生错误也行，至于高速输入下的采样失配确实是个硬性问题，所以感觉双通道时域交织通道间OPAMP复用可能比较容易些，就是需要多加校正。

adccoltd · 发表于 2013-8-22 22:11:31

回复 32# sumig

sumig，请你对我在30楼的理解给点评论，做电路的目的是实用，500M在130nm上的实用性有多大？

对自己所做事情的意义产生了怀疑

sumig · 发表于 2013-8-22 22:28:51

回复 33# adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40nm甚至28nm上去，ADC作为SOC的一部分，看上去也只能是这个趋势。你去查一下City Semiconductor的IP，他家的时域交织的12bit SAR ADC都上了2.5GSPS了。
如果是单片的ADC，比如TI的>1GSPS的直接射频采样的ADC，工艺还是180nm的，不过单片产品和IP的思路还是挺不一样的。

sumig · 发表于 2013-8-22 22:33:02

回复 33# adccoltd

哈哈，不过话又说回来，130nm的500MSPS都拿下来了，那速度更快的制程就更不在话下了，所以先把路趟通了，技术到手了，剩下的也就水到渠成了嘛。

adccoltd · 发表于 2013-8-22 22:53:23

回复 adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40n ...
sumig 发表于 2013-8-22 22:28

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呵呵，解惑了，不过真能综合出那么高速的数字电路配合adc来采射频么？那功耗得多大啊？
话说先进工艺不见得好做，非线性更严重吧，先随便做个趟趟路

adccoltd · 发表于 2013-8-22 23:11:14

回复 adccoltd

像我们已经好几年没有给客户供应过130nm以上的高速ADC了，所以前面提议你直接奔着40n ...
sumig 发表于 2013-8-22 22:28

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看来你对ip provider了解很多，sar近年的兴起真有不少人随机而动，比如你说的citysemi，有眼光

sumig · 发表于 2013-8-23 21:49:44

回复 37# adccoltd
看上去，在SOC里低功耗高速的ADC，SAR ADC是一个趋势，主要是高级制程下数字部分速度跟上去了，欧美几个主要的IP供应商这方面确实已经做的不错了。

ericking0 · 发表于 2013-8-25 07:22:42

回复 34# sumig

这么彪悍啊
和学术界的paper的速度都差不多了
只是不知道SNDR怎么样

fatlonefox · 发表于 2013-8-25 08:18:21

一直在做14-16bits，250MSps的Pipeline,ADC，楼主你真的需要一个input-buffer，另外CMFB你是怎么实现的？你的比较器和MDAC的时序关系是怎样的，3bits的MDAC,还是SHA-Less，注意对CMP的offset做处理，做做mc分析。加油~

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