12b 500M adc研发中，欢迎留下你的宝贵意见，一起讨论

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第二张是输入小摆幅121M正弦波，保证比较器的值不变，对输出做fft，tran分析加noise，fmax设为100G.

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第三张是验证比较器时钟与主采样时钟的对齐效果，输入为121M full scale 正弦波，看输出其实超过200mv的已经偏了，若是输入频率变高肯定变得更差，这点暂时没想到好办法去解决。希望各位可以提供帮助

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LZ在读研？在公司？这是你第一次做项目？你一个人来做所有子模块的设计？是正向设计？
jxjxhwx 发表于 2013-8-21 16:45

                               
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   是的，纯正向设计，没有机会接触大公司的反向版图，自己看paper瞎琢磨的，是一个人做，想让老婆学，将来一起创业，她一时还帮不上，之前有普通pipeline的经历，这种是第一次做，问题多多，但大框架的东西都有，希望和大家一起讨论一起进步。

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那祝你早日成功哈。
jxjxhwx 发表于 2013-8-21 17:10

                               
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   请多提宝贵意见

sumig

回复 22# adccoltd你的波形还是挺好看的，没有overshoot，这个不错。
你SUB ADC比较器部分是不是和MDAC部分采用了同样的自举开关，然后提前关断的采样开关是不是和MDAC类型是相同的，把SUB ADC和MDAC从“信号-->自举采样开关-->采样电容-->提前采样开关-->参考电压”这个通路上R-C-R成比例设计匹配了，SUB ADC和MDAC采样的值应该会没有问题，SHA-less出在layout上出现信号通路不匹配的风险最大，仿真阶段应该还好。另外，在你所关心的频段上，SUB ADC MDAC出现了采样不匹配的问题，只要你的冗余纠错可以纠正回来也就无所谓了。附件是一个SHA-less的文章，速度是比你的要慢，不过你可以参考一下。

A 16-bit 125_Mps 385_mW CMOS Pipeline_ADC.pdf (1.49 MB, 下载次数: 235 )

2013-8-21 23:43 上传

点击文件名下载附件

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sumig，感谢你的关注，我没采用比较器采样与mdac采样相匹配的方式，因为考虑到分配给比较器的时间非常短，若是先断上级板开关，下级板再断开，再接ref，再给比较器使能信号，这样的延迟太长，ahmed给出的值是1ns，那就彻底没法用了所以目前采用的是，mdac上级板断开时马上给比较器使能。呵呵，这办法自己都很无语。求解

lonerinuestc

回复 28# adccoltd


    不需要1ns，我实战下来数据大致如下：100ps(下极板采样嘛)+100ps（比较器接ref）+200ps（preamp settling）+300ps（latch and buffering）。Layout之后由于cmp还有dac部分的走线，延时再增加个70ps左右。我感觉SHA-Less能做到200~250MSPS，更高不好弄。

    我有几个问题请教下：
1. 如果你把sampling部分时间分配给了mdac settling，那么高IF输入时的线性度如何保证？因为你是500MSPS，那么250MHz输入是起步标准吧？因为你是12bit，做到70dBc SFDR是必须的吧？我觉得很难

2. 运放的低增益误差是线性误差么，5管运放就能KO？我感觉这玩意儿用calibration很难搞，因为随着cmos scaling down，dc gain是最突出的一个问题，如果这个问题解决了，pipeline还能继续往上做。但是我看了不少paper，没有找到靠谱的

3. 我感觉你很多想法都跟razavi的10b 1GSPS那个paper很像，我还真是认真看过他的paper。我觉得是真不靠谱，说白了他就是简单的将ota dc gain引起的gain error和电容mismatch引起的gain error当做一种东西，然后用了最经典的force 1/0的error measurement方法（这方法我用过，单校电容mismatch绝对好用）。这绝对是扯淡，dc gain一定是随着PVT跑的一塌糊涂，而他paper给的说法是：每次飘了以后，都要重新校准一次，你觉得能商用么？

  我觉得这是个很好的项目，但是确实very challenge

adccoltd

回复 29# lonerinuestc


  首先谢谢你的回复，希望能持续关注本人的帖子，我们应该是校友，我是03级的，都是三系的吧，嘿嘿。
我认为其实不需要1ns，但0.5ns应该要的，如果把你的preamp去掉也差不多，如你所说，输入高频时小于1ns的跟踪时间也是个大问题，不行降采样电容，再不行俺就标题党一回降点频率，先优化着看。

dcgain既有线性误差也有非线性误差，随着输出变大增益变小属于非线性的部分，razavi有两个学生都有1g adc的论文，你指的是哪篇？能否发上来一起探讨？有个是用了高线性度的电阻来校准，sahoo那篇还没细读，下午我会看完文章再来讨论。

pvt的漂移一般是缓慢的，我的想法是在后台隔几万点中断一个值用做算法更新，此时的输出改为插值值。

不妥的地方请务必指出，谢谢