关于总线传输数据的一些问题，求教

yiyunzisu

这是老师出的一个问题，输入端输入数据，等输够8位数据后，输出数据。width是每次输入数据的位数，输出数据时valid置1，功能简单，他问我，都需要什么模块来实现这个功能，
传输机制是怎么样的?
我认为是里面有寄存器存储数据，存够8位再输出，他说不够详细。求高手说说完整的传输过程，谢谢了。

gygyg

用个fifo就可以

yiyunzisu

几乘几的FIFO啊，宽度是8位深度随便吗？

39123811

存够8位再输出的话该模块肯定是要有存储元件了。

输出数据由valid显示那为handshaking提供了可能。

话说这个模块连clk都没有大丈夫？？

yiyunzisu

回复 4# 39123811

他只是大概说了下，可以加上CLK什么的，主要是怎么实现他说的功能。e

starsoi

蛮力。。
功能：当输入数据满8位时，dataout(7:0)输出最近输入的8位数据并置valid为1，valid=1持续一个时钟周期。dataout高位是最新的数据，dataout低位是最老的数据。
输入的数据会先保存在寄存器中，FSM的每一个状态表示已经保存的数据的位数。当最新输入的数据位数加已经保存的数据位数等于8时，输出这8位数据并置valid为1。这里也要考虑到当输入的位数可能不与8位对齐，比如输入端的数据位数可能第一个时钟周期3位，第二个时钟周期3位，第三个时钟周期1位，第四个时钟周期3位，这时第四个时钟周期输入的其中2位数据就要被归在下一组8位输出


伪代码：

1. 
   
2. initilization:
   
3. data(7:0)="00000000"
   
4. overflow_width(1:0)="00"
   
5. overflow_data(1:0)="00"
   
6. state = 0
   
7. 
   
8. @rising edge of clk
   
9. FSM:
   
10. state 0
    
11.   valid = "0"
    
12.   if width="01"
    
13.     data(0) = datain(0)
    
14.     state = 1
    
15.   else if width="10"
    
16.     data(1:0) = datain(1:0)
    
17.     state = 2
    
18.   else if width="11"
    
19.     data(2:0) = datain(2:0)
    
20.     state = 3
    
21.   else
    
22.     state = 0
    
23.   endif
    
24. state 1
    
25.   valid = "0"
    
26.   if width="01"
    
27.     data(1) = datain(0)
    
28.     state = 2
    
29.   else if width="10"
    
30.     data(2:1) = datain(1:0)
    
31.     state = 3
    
32.   else if width="11"
    
33.     data(3:1) = datain(2:0)
    
34.     state = 4
    
35.   else
    
36.     state = 1
    
37.   endif
    
38.          .
    
39.          .
    
40.          .
    
41. state N
    
42.   #if N=2# valid = "0" #endif#
    
43.   if width="01"
    
44.     data(N) = datain(0)
    
45.     state = N+1
    
46.   else if width="10"
    
47.     data(N+1:N) = datain(1:0)
    
48.     state = N+2
    
49.   else if width="11"
    
50.     data(N+2:N) = datain(2:0)
    
51.     state = N+3
    
52.   else
    
53.     state = N
    
54.   endif
    
55.          .
    
56.          .
    
57.          .
    
58. state 6:
    
59.   if width="01"
    
60.     data(6) = datain(0)
    
61.     state = 7
    
62.   else if width="10"
    
63.     dataout(7:6) = datain(1:0)
    
64.     dataout(5:0) = data(5:0)
    
65.     valid = "1"
    
66.     state = 0
    
67.   else if width="11"
    
68.     dataout(7:6) = datain(1:0)
    
69.     dataout(5:0) = data(5:0)
    
70.     valid = "1"
    
71.     data(0) = datain(2)
    
72.     state = 1
    
73.   else
    
74.     state = 6
    
75.   endif
    
76.         
    
77. state 7:
    
78.   if width="01"
    
79.     dataout(7) = datain(0)
    
80.     dataout(6:0) = data(6:0)
    
81.     valid = "1"
    
82.     state = 0
    
83.   else if width="10"
    
84.     dataout(7) = datain(0)
    
85.     dataout(6:0) = data(6:0)
    
86.     data(0) = datain(1)
    
87.     valid = "1"
    
88.     state = 1
    
89.   else if width="11"
    
90.     dataout(7) = datain(0)
    
91.     dataout(6:0) = data(6:0)
    
92.     data(1:0) = datain(2:1)
    
93.     valid = "1"
    
94.     state = 2
    
95.   else
    
96.     state = 7
    
97.   endif
    
98. 
    

复制代码

yiyunzisu

回复 6# starsoi


   这是拿什么写的啊，有点看不明白，我今天跟同学讨论了下，用16位宽的FIFO应该可以的。

starsoi

回复 7# yiyunzisu
呃。。不知道你是用verilog还是vhdl，所以就用的伪代码来表达一下实现思想

我很好奇怎样用FIFO来实现。16位是如位定的呢。valid又怎么给呢

moshushi_xiang

感觉FIFO就可以实现，或者弄个计数器就行啦。

yiyunzisu

用FIFO写数据，当指针大于8了就输出前8位数据，并置valid为1，因为输入数据位数不确定，所以设定位宽大点，保证能满足功能