请教一下，synplify pro如何将自己的verilog模块封装成一个黑盒？

lmwzm · 发表于 2013-6-4 09:13:23

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本帖最后由 lmwzm 于 2013-6-4 09:14 编辑

我自己写了一个模块，但不想让使用者看到内部的具体实现代码，用synplify pro综合，如何封装成一个黑盒子？看到一些说明，如果用ISE自带的XST综合的话，会自动在项目目录下生成*.ngc的文件。但是用synplify pro综合如何实现呢？因为我的代码是按synplify pro的风格写的，XST综合的时候会报错，如果改成XST综合的话，要改动的地方很多。

carl_andrew · 发表于 2013-6-4 09:58:53

回复 1# lmwz
做成balckbox就可以了，具体参考一下synplify userguide 部分里关于blackbox的描述

carl_andrew · 发表于 2013-6-4 10:13:10

大致过程是先把黑盒子模块单独综合成edf文件，在生成blackbox时option一定要将disable I/O insertion 选上，生成黑盒子模块的edf文件，然后把黑盒子的top文件中除了端口描述的其他功能模块全部挖空做成一个blackbox声明文件，就象使用ise的coregen生成的.v文件一样用，使用时把这个.v和edf加到整个项目里就行了，如果要加约束可以在blackbox的端口描述中指明哪个信号是clock，synplify在综合时会分配时钟资源上去的，具体看一下userguide的blackbox部分，有详细的说明，主要看一下blackbox的directive描述怎么写法

lmwzm · 发表于 2013-6-4 14:41:16

回复 3# carl_andrew
非常感谢!我先看看user guide

kmmy · 发表于 2014-2-20 16:56:06

回复 1# lmwzm

yiyuan318 · 发表于 2014-4-23 16:29:41

不不明觉厉

yiyuan318 · 发表于 2014-4-24 14:09:16

来学习

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