DC综合问题

hit0821201 · 发表于 2013-5-20 21:53:57

回复 9# wat__fir

约束过紧你说的是时钟频率吗，还是其他的？时钟确实要这么高，你说的zero_wireload没用过，能否解释一下？是不是计算连线延时的时候线延时为0啊？我明天去试试，谢谢！

lzyscut · 发表于 2013-5-22 14:31:30

可能已经无法优化了吧，你说又不能寄存输出，看看电路能否修改吧

hit0821201 · 发表于 2013-5-30 21:55:10

回复 12# lzyscut

嗯，谢谢你的建议。

czqczqczq28 · 发表于 2013-5-31 10:28:46

看下set_output_delay能不能降低点，要是output delay真的要1点多ns的话，这样实现估计是比较困难的吧？那只能尝试优化输出端的代码了。个人意见仅供参考

warmheard · 发表于 2013-5-31 12:36:47

优化只能在一定范围内优化，这样长的一条路径，你还想跑400M恐怕很难了。

首先要从优化coding style开始做，这么长的组合逻辑能不能想办法做成pipeline的？
另外最佳的做法是让输出通过寄存器直接输出，可以最大限度的保证模块与模块之间的接口时序。

还有，你把output delay为什么设成了这么大，我估计有两种原因：
1. 你的约束太紧
2. 你的模块与后级模块的clock没有做好balance，后级的时钟比较快，使是setup的窗口缩短，导致你必须设置这么大的output_delay

zengshijun · 发表于 2013-5-31 20:08:47

[Altera.(FPGA)电子设计软件].TLF-SOFT-Altera.Quartus.II.v9.0.SP2-SPYRAL.nfo (10.87 KB)

2ki · 发表于 2013-6-2 10:38:01

输出延时是否定的太大了？

hit0821201 · 发表于 2013-6-2 13:40:39

回复 14# czqczqczq28

嗯，谢谢你的建议。顺便请教一下，一般输入输出延迟都定多大好啊？假如不知道上一级和下一级芯片的输入输出延迟呢？

hit0821201 · 发表于 2013-6-2 13:48:49

回复 15# warmheard

嗯，谢谢你的建议，很有用。我们也考虑了修改代码。另外顺便请教一下，通常你们会怎样设置输入输出延迟啊？根据什么来设定呢？谢谢

xinu2009 · 发表于 2013-6-3 08:55:11

不能寄存器输出一般都是因为IP之间做的协调不够。协调下上下级的input和output，一般都能做到寄存器输出。

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