【求助】IO PAD的lable打不上，LVS过不了【已解决】

Alicezw

我的设计是一个数模混合的芯片，所以IO PAD有数字的PAD也有模拟的。做LVS的时候需要在PAD上打上lable，但是我的数字电源地PAD的lable怎么也打不上，就是工具识别不了这个lable，所以LVS总是报port numbers 不对。希望大家指点一下！
非常感谢！

xjg@hmes

能不能贴一些详细report。port number不正确不一定是不识别label，
也有可能是cdl多定义，或者有重复的label没有设定VIRTUAL CONNECT等

Alicezw

回复 2# xjg@hmes

也有可能是cdl多定义，或者有重复的label没有设定VIRTUAL CONNECT

什么意思？可以具体一点嘛？
这是lvs reports

没有更具体的了。
非常感谢您的解答！

liuada001

回复 3# Alicezw

从你的这个report没法得到太多的信息，如果像你说的，数字IO上的电源Lable不识别，那么可以直接打在数字的power mesh 上。

zhqsh44

我也想知道这是为什么？学习了！

Alicezw

回复 4# liuada001

是啊，如果是ports numbers不匹配就没有什么具体的报告，所以我都是一个个试出来，发现是数字电源地（PVDD1CDG/PVSS1CDG）和一个没有与内部连线的电源PAD（PVDD2POC）的lable没有识别。我也试了在PAD与power strap 相连的net上打（如下图所示），还是不行。

备注：我有三个大的模拟模块，两个大的数字模块，模拟电源和数字电源是不同的，但是模拟地和数字地是相同的。
谢谢您的帮助！期待解答！

liuada001

回复 6# Alicezw

几个问题：1. 最简单的错误，你打lable的text层数是否和金属层匹配。（一般不会犯这种低级错误）
2. 你刚刚说你有三个模拟，2个数字电源域，那你VDD的名字都是什么。需要注意不能相同。
3. 你可以看看你是不是在顶层打的lable。

Alicezw

回复 7# liuada001

1.我已经确认是在pn层打的
2.三个模拟的电源分别是ADC_AVDD，DAC_AVDD，RF_AVDD，两个数字模块都是VDD
3.这个不一定要打在顶层吧？因为有1到6层的孔。而且PAD是METAL1-METAL6，我在PAD的pin脚上打的是跟内部power strap相连的金属层对应的pn层，要是在PAD内部或相应的Bonding上打的话用的都是最高层。比如上图所示，连出来的那条线是METAL3，同时又有3到6层的孔，我打的是3层的，这个应该不会有影响吧？
非常感谢您的帮助解答！

liuada001

回复 8# Alicezw

我说的顶层不是金属层，是指你的design，你的lable要在top cell上打。你可以直接用calibredrv打开GDS，然后直接在calibredrv中看，也可以直接在calibredrv中查LVS。建议你将所有IP，包括模拟IO全部都BOX起来，先把数字做过，然后一个一个解BOX。这样比较好定位错误。

xjg@hmes

你的port总数是100还是103个？
从report看很有可能的原因是cdl里面有重复定义，比如说你设了GLOBAL，然后又定义PG ports。