high-fanout net问题

cyydx · 发表于 2013-5-10 20:56:48

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在DC中对设计使用命令report_timing_requirements或者check_timing，DC会报warning说有1个high-fanout net，但是利用report_net命令查到的fanout最大才是400多，不到500，并且为reset信号，设置了ideal_network属性，不知道这个warning是怎么来的？还是说可以不用管它？谢谢！

waring

report_net得到的结果的最后部分

cyydx · 发表于 2013-5-10 20:59:31

回复 1# cyydx

high_fanout_net_threshold为default值1000。试了一下，要把这个参数设到约2422及以上才不会报warning，不知道为什么？请大家多多指点啊！

cyydx · 发表于 2013-5-11 09:15:02

本帖最后由 cyydx 于 2013-5-11 09:56 编辑

回复 2# cyydx

刚才用report_net_fanout -high_fanout找到了high-fanout net，报的是一个模块的Logic0，如下

我用design_vision看了一下schematic，logica0好像就是接地线
而且这个时候只是用read_verilog读入了设计，并且使用了link命令，再输入一些时序约束
design_vision还是调用的getch库，里头logica0需要接到好多单元的诸如preset、synch_preset、synch_toggle、enable等端口上，而将来实际的设计是只有一个异步reset
这样的情况有问题吗？还是可以忽略这个warning？刚刚开始学习DC，请多多指教啊！

hazzm02 · 发表于 2014-8-25 10:44:02

回复 3# cyydx

没有关系的。综合前的Logic0和Logic1只是为了配置GTECH单元而存在的。GTECH库中使用的是通用型的FF，需要一些配置才能配置成你想要的DFF，比如低电平异步复位+上升沿触发的DFF。综合后这些Logic0和Logic1就自动没了

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