自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

Timme · 发表于 2013-5-4 00:47:53

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是altdqs吗？
neoitachi 发表于 2013-5-4 00:12

登录/注册后可看大图

不是，就是普通的伪差分IO，因为我没用片上的硬PHY。

neoitachi · 发表于 2013-5-4 17:37:32

回复 135# Timme

哦，牛，我在网上查了资料，也看了DDR3 IP的网表，但是还是不明白伪差分的设计方式，能赐教一下吗？

kaiseradler · 发表于 2013-5-20 15:19:04

你这个在工程中应用了吗？

neoitachi · 发表于 2013-5-21 16:12:15

对于你写的这个我很持怀疑态度：
首先：StratixIII的IOE具有delay chain，postamble，DDR register等这些专门为DDR设计的电路，这些都是为DQS采样DQ设计的，你说800能够稳定，最大只有1.25ns的窗口，甚至只有不到1ns的采样窗口，这些电路你都没有用吗？
其次：DLL你也没有用吗？因为具我了解对DQ的采样电路时DDR2　PHY中最复杂的电路。难道你纯粹用的内部逻辑就能够实现？
再次：即使你能够成功到800,（ALTERA宣称只能667），能够在什么样的环境稳定？能够正常跑多长时间你都测过吗？如果只能工作在很好的环境下等于你写的这个东西只是做一些纯粹的研究而不能用于真正的产品中。
如果我说的所有的altera dedicated circuit你都没有用就实现了800甚至是1066然后能够很稳定的跑了很长时间，那我就只能表示对于我来说你就是神一般的存在！

yadog · 发表于 2013-5-21 17:00:28

顶楼主对于时序的精彩分析

不过对于FPGA设计，个人感觉，应优先调代码架构，实在搞不定时，才会在严苛的时序约束、手动布局布线上下工夫

colorjuncn · 发表于 2013-5-21 18:41:16

大牛啊，卖IP吧

wanglei770802 · 发表于 2013-8-26 13:53:01

和牛人多学习

HADIST · 发表于 2013-8-26 17:55:08

回复 131# Timme

你的帖子我都收藏了。。。。。

hfyfpga · 发表于 2013-8-30 08:16:05

ding~~~~~~~~~~~~

ggouhwpb · 发表于 2013-9-1 07:43:11

bucuoyahhahaha

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