不知道该怎样给一个ADC定设计指标

vdslafe · 发表于 2013-2-4 15:07:49

回复 20# 敏兹

在nyquist 的时候enob 多少呢？

lonerinuestc · 发表于 2013-2-4 16:22:39

要我说，高速而且是欠采样的情况下还讲什么有效位
敏兹发表于 2013-2-3 18:54

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还真不能这么说。比如在基站应用中，155MSPS左右的SAMPLE RATE，但是IF可能会放在第二或者第三NYQUIST区。而其典型的指标要求就是80dBc左右的SFDR，70dB左右的SNR。其实PIPELINE的一个主要应用就是欠采样。我个的经验来看，高IF时的高线性度和低噪声，比高的SAMPLE RATE还要难

lonerinuestc · 发表于 2013-2-4 16:39:45

回复 csmclee

你觉得bottleneck是什么？
呵呵，agilent16820怎么就不能测14bit/200M 的ADC了？16800系 ...
fuyibin 发表于 2013-2-3 16:42

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我觉得可以再思考下以下几个方面
1. 信号前端的配置，当测试的IF频率不同，前端的电阻电容也需要调整，所以先需要了解ADC自身的S参数
2. 时钟源的相噪。你可以测测8663的相噪，测测就明白了，-160dBc左右的相噪。那么高IF时，70-80dB的SNR是不是有点扯了U
3. 我个人真不喜欢用罗分。一个是采样深度太小，静态测试很难用。最主要的是，测试的实时性的问题，尤其是在debug的时候，你调一个设置，或者改变一个信号幅度，信号频率，你就得去采一次数据，点一次MATLAB，确实没效率。

其实，测试方案好不好，买一颗ADI/LTC的芯片装上测测就知道了，看离DATASHEET有多少差距。我个人的经历来看，这个东西要测出个function不难，但是要测出好的性能，真是够专研的

fuyibin · 发表于 2013-2-4 22:09:15

本帖最后由 fuyibin 于 2013-2-4 22:13 编辑

我觉得可以再思考下以下几个方面
1. 信号前端的配置，当测试的IF频率不同，前端的电阻电容也需要 ...
lonerinuestc 发表于 2013-2-4 16:39

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板上做阻抗匹配那是必须的,当然对于不同频率的信号,会采用不同的transformer连接
至于你说的8663，我当然知道它的phasenoise和jitter，所以测个100MHz左右的信号，到70dB+的noise是没有问题
我也知道Wenzel 的OCXO是个好东西，NASA用的东西能不好用么？但是像我们这种屌丝用不起啊
至于测试平台，我当然知道最好弄个数据采集卡，最好还有ADI或TI的GUI，一键自动run起来，那当然爽了,可是咱没那么好的条件，只能苦逼的手工抓data
不过就ADC 来说，debug还是真不算不太复杂，而且也就为一个project，没多少budget，所以凑合一下就拉倒了
追求极致是没有底的，只要够用就好，不仅设计要tradeoff，测试也要tradeoff

lonerinuestc · 发表于 2013-2-4 22:53:14

板上做阻抗匹配那是必须的,当然对于不同频率的信号,会采用不同的transformer连接
至于你说的8663，我当 ...
fuyibin 发表于 2013-2-4 22:09

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呵呵，那可能是我们体会不同吧，ADC的debug太难了。不过啥事只要是能凑合，那自然是没必要再深究了。

bitcat · 发表于 2013-2-5 10:18:49

回复 25# lonerinuestc

fuyibin的帖子很好啊，敲了这么多字，比如讲snr和输入频率，时钟jitter的关系的时候又有贴了jitter vs SNR的图佐证。把自己测试的仪器图片贴上来，这些对新手有帮助，对熟练工都有借鉴。

要不你也贴一个你的测试方案

csmclee · 发表于 2013-2-6 16:08:23

呵呵，那可能是我们体会不同吧，ADC的debug太难了。不过啥事只要是能凑合，那自然是没必要再深究 ...
lonerinuestc 发表于 2013-2-4 22:53

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呵呵，几天没来，这个帖子讨论又多了，我的看法和你是一样的，ADC测个功能是很简单，但要真正测到高的性能，测试的难度绝不亚于设计。如果说靠这么几台常用的仪器，就能对100M的信号测出14位的精度，不管你们信不信，反正我是不信。

csmclee · 发表于 2013-2-6 16:44:56

回复 csmclee

信号源用lc滤波，产生16bit很难吗？14位200mps的logical analyzer是个问题？还串扰 ...
hezudao 发表于 2013-2-3 16:45

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16bit的信号源不难，但送入ADC的信号高达百兆级别的时候还保证16bit很简单吗？你说得没错，这些都是基本功，但这些基本功又有几个人做好了？最后还对你的逻辑有点不明白，又说jitter很重要，又说是测试ADC,low jitter clock是另外的问题？测如此高速ADC不考虑apecture jitter影响了？

.我不清楚如何为ADC提供精度达到200fs的时钟源，所以要是EETOP的牛人们能提供一份自己平台测试得到的最终性能数据（14位200MSPS，NYQUIST sampling 情况），一定让我大开眼界并从中受益了。

vdslafe · 发表于 2013-2-7 01:17:50

回复 28# csmclee

你有没测过高速adc (> 12b的）？楼上牛人贴的方案唯一缺的就是一个好的时钟，许多做这种adc的都会做一个LC PLL 做时钟。要不系统也没法用

adcer · 发表于 2013-2-7 12:00:41

回复 16# fuyibin

请教，差分信号是信号发生器前面板的RF口给的么？我一直用的背后的IQ输出，不知有啥影响不？

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