关于SD-ADC中的运放

crusade823 · 发表于 2013-1-13 20:51:41

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小弟做了一个连续时间的SD-ADC，开始的积分器用veriloga写的理想运放，其余电路为实际电路，cadence仿真SNDR可以达到83dB，当把理想运放换成实际运放后，仿真结果只能到77dB，不知道是由什么原因造成的。现在实际运放的GBW和增益已经做得足够高了，继续增大对SNDR没有帮助，实际运放的噪声也不大。请问各位现在两者的差距这可能是由什么造成的？

kuxuanxinzai · 发表于 2013-1-14 09:59:38

回复 1# crusade823

敢问楼主用的什么结构？能把大体的系统参数说一下么

我觉得可能原因有下面几个，

1.运放输出摆幅，如果你的输入信号比较大，运放接近满摆幅的时候会引入失真。
2.SR 。这和你用什么形式的反馈DAC也有一定关系。

希望对你有帮助！

crusade823 · 发表于 2013-1-14 13:27:11

回复 2# kuxuanxinzai 用的结构是3阶8level的连续时间，其中采用了求和模块提前，并且给了比较器半个周期的比较时间，共有三个反馈DAC。Fs为64M，OSR=32。现在第一级和第三级运放的GBW为350M左右，个人感觉已经足够高，继续提高GBW对SNDR没有帮助。我在matlab仿真系统模型时，没有考虑SR的因素，但是我把运放电流加大到接近2mA，SNDR也没有改观，应该不是SR太小造成的。此外，每一级运放的输出我也看了，并没有超出范围。我现在发现的问题是，用理想运放和实际运放条件下，反馈DAC的反馈电流有差别，实际运放条件下，反馈电流的尖峰更大，上升时间也更长，我附上了反馈电流图片。

理想运放

实际运放

jiang_shuguo · 发表于 2013-1-14 15:08:24

反馈DAC影响的？

kuxuanxinzai · 发表于 2013-1-14 15:08:38

回复 3# crusade823

理想运放和实际运放的时候DAC是否都是实际电路？DAC你用的什么结构？

kwankwaner · 发表于 2013-1-14 15:55:08

你最好把频谱发出来看看是谐波高了还是底噪高了，看看带外形状怎样才好判断，另外由于实际电路的环路延时，你半周期反馈和整周期的时序关系要调整的。

crusade823 · 发表于 2013-1-14 16:34:03

回复 5# kuxuanxinzai 用理想运放和实际运放仿真的时候，modulator其他部分都是都是实际电路。DAC用的是反馈电流形式，电路图附在图片里，图中的电阻是0欧姆，为了看反馈电流大小的。D1N和D1P的摆幅是1.3到1.8，为了减小电流尖峰

反馈DAC1

crusade823 · 发表于 2013-1-14 16:43:12

本帖最后由 crusade823 于 2013-1-14 16:44 编辑

回复 6# kwankwaner 频谱我补充上来了，是底噪高了，应该还是反馈DAC那里出了问题，反馈电流的图片我在上面给出来了。但是不清楚为什么用理想运放的时候，反馈DAC就没有问题，SNDR可以到82dB。另外你说的半周期的时序问题，我没有理解，想请教下究竟应该调整什么电路？

fortissimo.g · 发表于 2013-1-14 17:10:24

首先检查你的仿真精度设置

hustlsc · 发表于 2013-1-14 17:10:36

是不是由运放本身引入了较大的噪声引起的？

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