虚拟时钟怎么处理

XIDIANCAD2 · 发表于 2012-11-1 09:43:37

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如果在DC综合时，为了约束IO delay采用了虚拟时钟，那么在APR里是怎么处理虚拟时钟的，肯定不会在版图里产生虚拟时钟的时钟树吧？

陈涛 · 发表于 2012-11-1 09:58:58

CTS之前，保持原样
CTS后，有可能要把clock latency加上

XIDIANCAD2 · 发表于 2012-11-2 16:28:13

回复 2# 陈涛

CTS前保持原样，CTS后可能需要加latency是不是指在用PT对设计进行STA分析时处理?即CTS前用PT对设计进行STA分析时约束不变（包含虚拟时钟），等CTS后用PT对设计进行STA分析时就把虚拟时钟去掉,加时钟latency即可？

陈涛 · 发表于 2012-11-3 00:13:52

本帖最后由陈涛于 2012-11-3 00:14 编辑

把clock latency加到虚拟时钟上，不是去掉虚拟时钟

wlbce · 发表于 2012-11-4 11:35:39

回复 3# XIDIANCAD2

其实就是看看cts后，一般时钟路径大概latency是多少，可以看看reg2reg路径上launch或capture时钟的latency多少，就对虚拟时钟也设多少（cts前时钟没有latency）。这样做：
一是让reg2out和in2reg的时序结果更好看；二是防止工具浪费精力修端口的时序，插无用的buffer，因为端口时序是要根据顶层联系起来去调整的。