dc多时钟综合约束问题

美丽芯灵 · 发表于 2012-10-9 22:50:54

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本帖最后由美丽芯灵于 2012-10-9 23:00 编辑

问一下下面电路DC如何设置时钟约束

截图00.png

zhouchong0904 · 发表于 2012-10-10 09:12:50

create_clock -name clk -period xx -waveform xx [get_ports clk]
create_clock -name clk_div2 -period xx -waveform xx [get_pins xx]
create_generated_clock -name clk_A [get_pins MUX/Z] -source [get_pins xx] -divide_by 1
set_case_analysis x MUX/S
我觉得应该是这样，请高手指正

sunrisewu · 发表于 2012-10-10 11:13:36

不乱说。

陈涛 · 发表于 2012-10-11 08:28:34

create_clock -name clk -period xx -waveform xx [get_ports clk]
set_case_analysis x MUX/S --> (select clk)

甲醇CH3OH · 发表于 2012-12-18 09:24:50

回复 2# zhouchong0904

不需要再设置create_generated_clock

xjg@hmes · 发表于 2012-12-18 10:44:44

MUX可直接穿过clcok
要么直接在MUX后设create_clock,前面不设
要么前面设create_clock，再设case_analysis
不需要generate_clock

孤月飞星 · 发表于 2012-12-19 12:05:24

现在这种情况如果要对时钟设置驱动无限大，应该对哪个时钟进行设置呢？

AveryYoung · 发表于 2012-12-19 15:24:03

本帖最后由 AveryYoung 于 2012-12-19 15:27 编辑

回复 6# xjg@hmes

你好请问，

1.为何这里要case_analysis，是为了分析sel为1和为0的不同情况，因此要做两次独立的timing么？

2.为何不将create_generate_clock定义在分频的输出上？因为如果没有generate_clock，那么在case_analysis（sel）到2分频输出的时候，工具如何分析MUX后的寄存器的时钟从哪来？

3.如果不设置case_analysis，那么工具会怎么处理这个mux？时序分析结果是不是就会报告clk的一条路径和div_clk的一条路径？

4.补充一个我自己纠结很久的问题：如下图：如果将REG1定义为generate_clock的pin和将div_clk定义为generate_clock的pin会对时序分析有什么不同的影响？其中“三角形”表示一个buf？如果定义的pin在buf之后，那么将无法分析REG1/Q到REG2/D的时序？
定义分频时钟什么时候需要将reg/Q的后面加上一个buf，从buf上定义分频的pin？

zhouchong0904 · 发表于 2012-12-21 13:34:17

回复 5# 甲醇CH3OH

是的，MUX应该是可以传过去的

AveryYoung · 发表于 2012-12-21 15:03:00

回复 9# zhouchong0904

请问下，你提到的“mux可以穿过去”，是指什么意思？
是说2分频和clk都可以传过去么？
那么是否应该是定义个clk和定义个generate_clock在“2分频”的模块输出上？

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