3.5bitMDAC中运放的设计

lxai · 发表于 2012-7-18 16:12:31

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本帖最后由 lxai 于 2012-7-18 16:17 编辑

wenhua .yang的‘a 3v 340mW 14b 75M samp le / s CMO S ADC w ith 85dB SFDR at N yquist'中的运放3.5bit 运放采用两级结构，增益带宽达到了2GHz，有哪位朋友仿真过？我仿真了下，但是怎么都达不到。不知道问题出在哪里，
如图，这是个带米勒补偿电容C3和C4的二级放大器，第一级由图下面的R1(第一级输出阻抗），C5（第一级输出电容），和跨导（电压控制电流源）代替。根据公式，输出极点为gm*C3/(C3*C5+C3*C1+C1*C5),怎么算它输出极点也能很轻松的到在2GHz以上，但是仿真却只有1.4GHz，此时第二级的电流已经达到了17mA。望高手帮忙看下，问题出在哪里。为什么输出极点那么低呢？未命名2.JPG

lxai · 发表于 2012-7-19 11:59:26

有高手设计过2GHZ的运放吗？消耗了30mA电流，但还是只能达到1GHz，怎么也达不到2G，用的0.35um的工艺。不知道论文中是怎么达到的？第一级中的极点达到3、4GHz就已经很难了。

chipdesign · 发表于 2012-7-19 12:38:11

你和他用的是同样的工艺吗？
你的采样和反馈电容分别是多少？

lxai · 发表于 2012-7-19 13:45:19

本帖最后由 lxai 于 2012-7-19 13:49 编辑

回复 3# chipdesign

我用的也是0.35um的DPTRM工艺，反馈电容大概在550fF左右，负载电容约为300fF（下级1.5bitMDAC的两个采样电容），再加上其它寄生电容之类的，所以它的负载电容大概有1pF。
他论文中说，次级点位于第二级的负载处，为gm/CL。但是第一级共源共栅结构的寄生极点也不会太高，如果是2GHz的带宽，那至少在5、6GHz处。这个也太难了吧

chipdesign · 发表于 2012-7-19 15:31:52

回复 4# lxai

你是设计10bit pipeline吗？

chipdesign · 发表于 2012-7-19 15:34:00

DPTRM工艺？
我没听说过，能解释一下吗

lonerinuestc · 发表于 2012-7-19 16:51:44

1.你的非主极点比你手算的低，可能是你忽略了输出级晶体管寄生电容，那个寄生电容很大的。
2.他所谓的2GHz GBW跟你想的2GHz GBW不是一个概念。你得明白，你为什么要将0dB点做到2G？你要弄清楚你的反馈系数

lxai · 发表于 2012-7-19 18:50:23

回复 6# chipdesign

应该是double poly triple metal

lxai · 发表于 2012-7-19 18:58:41

1.你的非主极点比你手算的低，可能是你忽略了输出级晶体管寄生电容，那个寄生电容很大的。
2.他所谓的2GHz ...
lonerinuestc 发表于 2012-7-19 16:51

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输出级晶体管的寄生电容大概在几百fF；3.5bitMDAC的反馈系数我取的是1/9，因为要在75MHz的采样频率下稳定到下一级的0.5LSB，所以计算出来大概是2GHz，不知道我理解对不对？如有理解不对的地方，请前辈多多指点，谢谢。

大大山 · 发表于 2012-7-19 22:26:55

回复 9# lxai

反馈系数为何选择9 ？

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