关于modelsim-altera的仿真问题

fanwei0722

这是5分频verilog文件：
module div_5(
       input in_clk,
       input in_rst_n,
       output out_clk);
       reg[2:0] cnta;
       reg[2:0] cntb;
       reg clka;
       reg clkb;
always @(posedge in_clk ,negedge in_rst_n)
   begin
     if(!in_rst_n)  
         cnta<=0;
     else if(cnta==4)
        cnta<=0;
        else
        cnta<=cnta+1;
    end
always @(posedge in_clk , negedge in_rst_n)
    begin
       if(!in_rst_n)
         clka<=0;
         else if(cnta<2)
          clka<=1;
          else
          clka<=0;
     end     
always @(negedge in_rst_n , negedge in_clk)
   begin
        if(!in_rst_n)
          cntb<=0;
          else if (cntb==4)
          cntb<=0;
          else
            cntb<=cntb+1;
     end
  always @(negedge in_clk , negedge in_rst_n)
    begin
       if(!in_rst_n)   
         clkb<=0;
         else if(cntb<2)
          clkb<=1;
          else
          clkb<=0;
      end
  assign out_clk=clka|clkb;
endmodule
我用quartus ii自带的波形仿真能看仿真结果。但是用modelsim-altera就没有输出波形
下面是testbench
`timescale 1 ns/ 1 ns
module div_5_vlg_tst();                                          
reg in_clk;
reg in_rst_n;                                             
wire out_clk;                     
div_5 i1 (  
.in_clk(in_clk),
.in_rst_n(in_rst_n),
.out_clk(out_clk)
);
initial                                                
begin   
in_clk=1;
in_rst_n=1;                                                                    
end                                                   
always #10 in_clk=~in_clk;                                                                                       
endmodule
提示有：
# ** Warning: (vsim-3009) [TSCALE] - Module 'div_5' does not have a `timescale directive in effect, but previous modules do.

frinos

你的5分频程序有问题

91rabbit

学习了

fanwei0722

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