sdram controller sys_clk与sdr_clk是不是一样？

wlyj000 · 发表于 2012-3-23 14:36:07

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sdram controller sys_clk与sdr_clk是不是一样？就是controller的时钟与sdram的时钟是否相同，还是sdram的时钟由controller时钟分频而来？或者都能行？

wangyingwei · 发表于 2012-3-23 15:04:00

sys_clk是整个设计的系统输入钟，sdr_clk一般都是sys_clk经过DDR PHY中的PLL分频后的钟，后者频率较高

wlyj000 · 发表于 2012-3-23 18:43:58

回复 2# wangyingwei
这样啊
那就是说分频后的时钟就是sdr_clk，设计controller的时候要用分频后的时钟触发吧？

wangyingwei · 发表于 2012-3-26 13:43:31

不是，现在一般DDR控制器都用较低的频率时钟触发（控制器设计的时序达不到那么高），比如控制器与DDR时钟频率比为1:2或1:4等

yucaoxilin · 发表于 2012-3-27 20:20:20

应该不一样，sys_clk是系统时钟，sdr_clk是sdram的时钟，sdram的时钟有一定的相移，这个相移可以通过PLL来实现~

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