verilog语法问题

zxxqs

写代码的时候能不能连续写两个always，如
always@（posedge a）
always@（posedge b）
    begin
      end
因为a的上升沿在b的前面，所以不能放在一个括号离，这样是否能综合？

macer_yang

建议试试
always@(posedge a or posedge b)
   begin
       if(a)
         begin
            ....
            ....
         end
       else if(b)
         begin
             ...
             ...
         end
  end
这样的代码表示在一个always模块里，a的优先级已经高于b。

macer_yang

对不起，我刚才的回复是错的，这不是优先级的问题，像上面一样的代码写，如果b的上升沿到来之前，a仍然保持为1，那b上升沿该做的处理会被忽略，而又错误的进行了a上升沿的处理。

sigurd

写代码的时候能不能连续写两个always，如
always@（posedge a）
always@（posedge b）
    begin
     ...
zxxqs 发表于 2012-3-12 11:48

                               
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these kind of syntax is illegal.simulator and synthesizer cannot pass syntax check.

iyama

你得想想综合器会用什么器件来实现你的写法

shura_1206

你想实现什么功能？
把激励描述更清楚些

SKILLER

always@（posedge a） begin
  if （b） begin
    end
end
不行么？？？

frinos

学习一下！！！

higoogle

硬件描述语言的根基是数字电路
你写的每一行hdl ， 心里都应该知道会综合成什么

feiyuhello

@  能不能描述得稍微详细具体一点呢？
到底需要的是怎么样一种时序方式？