有关ISE中 MIG 的问题求助

rainday天意

本人现在想用xilinx公司Spartan-3A/3AN 开发板上的DDR2 SDRAM,开发板的FPGA型号是XC3S700AN，用ISE 自带的MIG 工具生成了存储器接口控制器，但是它自己生成的约束文件中的管脚分配和开发板上的不一样，因此需要重新编写UCF文件，并用MIG的第三个选项“Verify UCF and Update Design and UCF来更新更改后的UCF文件，结果用“Verify UCF and Update Design and UCF”更新UCF时到了第三步后，提示错误“All the dqs signal(s)/pin(s) are missing. ”，可是那些"DQS"信号我是按照开发板自带文档的管脚分配写上去的，不可能错的，所以我不知道错在哪里！！求用过MIG的高手指点啊！！或者说说MIG生成的UCF文件怎么改写！！

rainday天意

大家帮个忙啊，这个问题困惑了我很长时间了！！！

rainday天意

这帖子不能沉啊，我在百度上求助了没人搭理我，这里还没有？

catcat_2

如果你确信管脚分配不会错，那就没必要用这个选项去分析。

你的工程里面应该有一个UCF文件，你直接把这个pin assignment 写到那个ucf里面去就好了，包括location 和IO standard的约束都要有。还有MIG自动生成的有关时钟方面的约束。

还有一些就比较重要了，那些IDELAYCTRL, ISERDES, OSERDES的位置约束。你要先跑一遍综合，不管你用SYNPLIFY或者ISE，然后看一下综合后网表，找到这些东西的位置，然后写到约束文件里面去。具体怎么写，你就参考MIG自动生成的UCF后面那一段就可以了。

这些约束都加好了之后，你在用ISE跑一遍translate，如果过去了，那就直接MAP & P&R吧。没过去，那就再检查你的约束写多了没。

rainday天意

回复 4# catcat_2


    谢谢您的热心回复，等了这么多天终于有个人甩我了，很是激动啊！MIG自动生成的UCF很复杂，不止每个引脚位置有约束，就连那个LUT，Slice和其它一些FPGA很底层的东西都有约束，就是约束文件把引脚固定到某个LUT上了，很是复杂那语法，我都不会改，所以想写个简单的UCF，只有简单管脚位置约束的那种UCF，但是就是通不过！高手你是怎么解决这个问题的？留个联系方式呗，不甚感激！！！！！！！！！！！！！！！！！！

cdsmakc

管脚约束和ISERDES,OSERDES以及IODELAY单元都是相关联的，DDR2控制器占用特定的管脚资源和特定的内部逻辑资源，如果ucf里面只写管脚而逻辑不写，那么综合因为资源对应不起来而报错。其实仔细研究下example_design里带的ucf约束，应该不复杂啊，还是DDR2和DDR3不一样？我没用过DDR2，用过DDR3

catcat_2

回复 5# rainday天意


    只有简单管脚约束肯定是不行的啊。那些lut，slice是跟管脚匹配的。你还是需要根据你的管脚约束在MIG里面设置一下地址线/控制线, 数据 这些分到了哪些bank，然后再根据生成的结果细化，不要去用verilfy。如果你想直接手动分配这些lut, slice, iserdes, oserdes等的位置，建议你还是要去看看xilinx的UG，要对这些东西的X-Y location相当熟悉才可以，这些都是跟管脚对应的。

rainday天意

谢谢各位热心回答！！

zwfltt

我也开始在做ddr2了，一堆不懂的问题，才开始做。希望顺利的搞懂