大家能聊聊post-CTS时序优化的话题吗？

ic小顽童 · 发表于 2012-2-6 15:10:32

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CTS做完了， clock skew 和 insertion delay 都不错，但setup timing有需要再优化的，path还不算少，只得动placement了，结果可想而知， clock skew 和 insertion delay 都变差了。再调整一次clock tree， skew修的尚可，但 clock insertion 变得更差，意料之中。

在不牺牲CTS的前提下，对post-CTS做优化，大家畅所欲言啊！

taoli_ic · 发表于 2012-2-6 17:12:01

这个问题的scope有点大.....

qingx_j · 发表于 2012-2-7 08:36:48

CTS前的Timing 无Vio, CTS后,如果Lat,Skew 与CTS前预估的接近, Timing不该有很大的Vio才合理.

livia-cn · 发表于 2012-2-7 09:15:11

本帖最后由 livia-cn 于 2012-2-7 09:19 编辑

如果post-cts有时序违反，我一般是利用useful skew或size cell把前几条违反的修掉，然后做post-opt，若有违反再修再优化，如此循环。也会试着加上useful skew约束让工具重新cts，post-opt。也会重新floorplan。也会重新DC。也会修改RTL。

对clock skew一般不太关心，只要时序都OK就行。
clock insertion delay还是比较关心的，delay大了，问题也多了。

ic小顽童 · 发表于 2012-2-7 10:10:16

如果post-cts有时序违反，我一般是利用useful skew或size cell把前几条违反的修掉，然后做post-opt，若有违 ...
livia-cn 发表于 2012-2-7 09:15

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似乎useful_skew一旦启用就是对全局的，有没有只对某些path的呢？如你所说，如果useful_skew反复使用，会不会有什么副作用？

livia-cn · 发表于 2012-2-7 10:28:47

我是对前面几调违反比较大的使用的，手动调整的，调了clock skew之后可能会出现hold违反，在signoff阶段修掉就可以的。

tmp684 · 发表于 2012-2-7 22:51:20

當clock skew還不錯..但timing變很糟
建議分析一下是不是有些地方在legalize place 被搬很遠了
或許這才是root cause

t87829472 · 发表于 2012-2-8 10:54:52

skew只是在做cts时的一个评估指标，cts做完后，就不要考虑skew了，做postcts优化时，主要是优化时序的，这时候会把skew优化大的，你要的是时序，又不是skew。后面pt修时序的时候有可能还要人为推时钟，这样skew更大了，呵呵

joemool · 发表于 2012-2-8 12:23:57

教给楼主一个好招... 便捷又迅速
请使用cadence的EDI 11，CTS阶段采用CCopt方法，时序会好很多，并且有很强的SI预估前瞻性...

ic小顽童 · 发表于 2012-2-8 13:08:29

教给楼主一个好招... 便捷又迅速
请使用cadence的EDI 11，CTS阶段采用CCopt方法，时序会好很多，并且有很强 ...
joemool 发表于 2012-2-8 12:23

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谢谢。一个小问题： skew和insertion_delay也能兼顾到吗？听起来有点像MMMC优化的感觉，每个mode和每个corner都自动优化，一经拥有，别无所求？

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