关于MOS管源漏punch-through的问题

analogmind

想请教一下高人。
MOS管的源漏端电压不能太高，否则会导致punch-through，也就是源漏端之间穿通。一般而言2.5V NMOS的最小channel length是0.27um。就以这个最小channel-lenght的NMOS为例， 有如下三个问题。
第一，发生punch-through所需的电压高还是drain-bulk junction breakdown 所需的电压高？；换句话说哪个会先发生？
第二，gate端电压对punch-through的电压值有没有影响；换句话说其会影响punch-through的难易程度么？
第三，punch-through一旦发生时hard damage 还是soft damage？；换句话说器件会损毁而不能工作么？

analogmind

有没有人帮忙啊？自己顶

goodsilicon

   

想请教一下高人。
MOS管的源漏端电压不能太高，否则会导致punch-through，也就是源漏端之间穿通。一般而言 ...
analogmind 发表于 2011-11-20 16:36

                               
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想请教一下高人。
MOS管的源漏端电压不能太高，否则会导致punch-through，也就是源漏端之间穿通。一般而言2.5V NMOS的最小channel length是0.27um。就以这个最小channel-lenght的NMOS为例， 有如下三个问题。
第一，发生punch-through所需的电压高还是drain-source junction breakdown 所需的电压高？；换句话说哪个会先发生？==>一般来讲punch-through的电压低一些。但是，you know，punch-through是和沟道长度有关的，你不想punch through，可以把L弄长点。另外，drain-source junction??,应该是drain-bulk或source bulk吧！
第二，gate端电压对punch-through的电压值有没有影响；换句话说其会影响punch-through的难易程度么？
==> 理论上讲应该有影响，因为它影响耗尽层的形成，没有具体数据。
第三，punch-through一旦发生时hard damage 还是soft damage？；换句话说器件会损毁而不能工作么？
＝＝>soft damage，因为它的原理是两个耗尽层相接触了，这个你懂的。

analogmind

多谢goodsilicon哦。更正一下是drain-bulk。
能不能定性分析一下gate bias对punch-through的电压值的影响？ gate bias高和低哪个更容易发生punch-through？

goodsilicon

   

多谢goodsilicon哦。更正一下是drain-bulk。
能不能定性分析一下gate bias对punch-through的电压值的影响？ ...
analogmind 发表于 2011-11-21 12:57

                               
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   这个你来给大家分析一下吧，你自己应该可以搞定的。以NMOS为例，我的结果是gate bias升高，更容易punch through。

analogmind

   

这个你来给大家分析一下吧，你自己应该可以搞定的。以NMOS为例，我的结果是gate bias升高，更容易 ...
goodsilicon 发表于 2011-11-21 15:00

                               
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在测试中我们发现如下结果。
-在45nm工艺中当漏端电压升至4V后（源端接地）L=0.28um的NMOS管发生punchthrough现象，此时的gate电压大概在0.9V左右；当电压降低到2V的时后电流会减小至一半左右。
-在40nm工艺中，同样的电路，但shrink后L=0.252um，NMOS管似乎没有发生punchthrough现像；区别是当漏端电压升至4V时，gate电压在1.2V。

似乎当gate电压上升后有益于降低punchthrough的可能性。这个现象该如何理解呢？

leonken460

thanks for help

analogmind

有没有人帮忙解释一下啊？

semico_ljj

会不会punch-through和S,D端的结深很有关系。还有是不是有LDD等掩埋，L比如是0.25um，Leff具体是多少就要根据工艺手动算一下，在结合半导体反偏结知识，就可以大概知道了

loopgain

其实与工艺有关