systemverilog怎么做语法检查？

angelojiang · 发表于 2008-5-12 13:41:47

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systemverilog语法怎么做语法检查？可以用什么工具察看代码结构，能够类似debussy 看verilog代码一样？

angelojiang · 发表于 2008-5-12 13:56:06

自己发现了

debussy 加 -sv 参数就可以了

aprice · 发表于 2008-5-12 14:38:38

debussy 的哪个版本可以作systemverilog怎么做语法检查？

angelojiang · 发表于 2008-5-12 15:23:11

好像不行唉

error可以报出来，没有warning

继续求教

xiaobenyi · 发表于 2008-6-16 15:12:50

用 ModelSim 啊，编译一下就OK了

xiaocat85 · 发表于 2008-6-17 22:05:26

MENTOR 的HDL DESINGER不错

toolgread · 发表于 2008-7-3 21:47:30

nlint不行吗 ?

gaopeng828 · 发表于 2008-7-7 19:41:53

新版本的debussy支持systemc和systemverilog。

toolgread · 发表于 2008-8-29 11:35:42

simulation tool complier一下有错会show出来

soelife · 发表于 2011-11-15 14:33:57

debussy 加 -sv 参数不行的，打击可以试试看看。

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