DC工具对STD的选择问题

jun_dahai · 发表于 2011-11-7 10:55:09

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对于如下verilog代码，DC工具进行mapping：
always @(posedge clk or negedge rstn)
   if(~rstn)
      data <= 1'b0;
   else
      data <= tmp;
按说，在我设置了时钟约束(create_clock)和最大面积约束(set_max_area)后，
DC工具应该映射到工艺库中仅仅带有异步复位端的DFF，但是有些映射到了带有
异步复位、异步置位的DFF，同时将异步置位端接到无效电平(tie high/low)
百思不得其解，请高人指点迷津，谢了！

icfbicfb · 发表于 2011-11-7 13:30:22

你可以set_dont_use 啊，那些你不想要的cell

dreamylife · 发表于 2011-11-7 17:03:29

回复 1# jun_dahai

我觉得如果是有些正常有些不正常，那可能是带置位的DFF更符合你clock的约束，或许那种DFF更快。你看看那些被综合成不理想的DFF前后的路径是否延迟比较大或者比较小？

icfbicfb · 发表于 2011-11-7 21:36:38

带不带reset 的D flop delay也不一样啊？

jun_dahai · 发表于 2011-11-8 14:20:54

本帖最后由 jun_dahai 于 2011-11-8 14:32 编辑

回复 2# icfbicfb

因为带有异步置位、异步复位的DFF，会在其他模块里用到，不能简单的set_dont_use
现在的问题是，本该使用只带有异步复位的DFF进行映射的电路，一部分电路使用只带有异步复位的DFF进行映射，而另一部分则使用带有异步置位、异步复位的DFF进行映射