请大家帮我看一句verilog，谢谢

yanzhengkuaile · 发表于 2011-10-20 11:42:52

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wire [VF_PNTR_WIDTH-1:0] wr_rdy_ns = {1'b1, {VF_PNTR_WIDTH-1{1'b0}}} - wr_pntr_ns + rd_pntr_r;

这个是怎么回事，也没有always,assign.不是testbench.

单独一句。是根据什么时钟？

jm2000 · 发表于 2011-10-20 14:14:00

这是赋值语句，不是有wire声明的吗？直接在声明的时候赋值，不用assign了；好好看看语法书；

yanzhengkuaile · 发表于 2011-10-20 14:18:01

回复 2# jm2000

哦，好的。多谢指教！

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